KR20010063864A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 소자분리공정시 반도체기판 상부에 패드산화막과 패드다결정실리콘층을 순차적으로 형성하고, 상기 패드다결정실리콘층 상부에 활성영역으로 예정되는 부분을 노출시키는 산화막패턴을 형성하되, 상기 산화막패턴의 식각면을 역경사(negative slope)가 되도록 형성하고, 열처리공정을 실시하여 상기 패드다결정실리콘층을 산화시킨 다음, 전면식각공정으로 반도체기판을 노출시키고, 상기 노출된 반도체기판에 선택적 에피택셜 성장(selective epitaxial growth)방법으로 다결정실리콘층을 성장시킨 다음, 화학적 기계적연마(chemical mechanical polishing, CMP)방법으로 상기 다결정실리콘층을 제거하여 활성영역을 형성하되, 상기 활성영역은 상기 산화막패턴보다 낮게 형성하여 후속공정으로 게이트절연막을 형성하는 공정시 상기 게이트절연막의 활성영역의 가장자리에서 얇아지는 현상을 방지하여 좁은 폭에서 문턱전압(threshold voltage)이 낮아지는 것을 방지하는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 반도체소자의 소자분리공정시 반도체기판 상부에 활성영역으로 예정되는 부분을 노출시키는 산화막패턴을 형성한 다음, 선택적 에피택셜 성장방법으로 다결정실리콘층을 형성한 다음, CMP공정을 실시하여 활성영역 및 소자분리절연막을 형성하는 반도체소자의 제조방법에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.

일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.

그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.

또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.

이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명하기로 한다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 산화막(13a)을 형성하고, 상기 산화막(13a) 상부에 활성영역으로 예정되는 부분을 노출시키는 감광막 패턴(15)을 형성한다. (도 1a 참조)

다음, 상기 감광막 패턴(15)을 식각마스크로 상기 산화막(13a)을 식각하여 상기 반도체기판(11)을 노출시키는 홈이 구비된 산화막패턴(13b)을 형성한다. 이때, 상기 산화막패턴(13b)의 식각면은 포지티브 슬로프로 형성되어 상기 홈의 상측이 더 넓게 형성된다.

그 다음, 상기 감광막 패턴(15)을 제거한다. (도 1b 참조)

다음, 상기 노출된 반도체기판(11)에 SEG막(17a)을 형성하되, 상기 산화막패턴(13b)의 높이 보다 높게 형성한다. (도 1c 참조)

그 다음, 상기 SEG막(17a)을 CMP공정으로 연마하여 평탄화시켜 활성영역(17b)을 형성한다. (도 1d 참조)

상기와 같이 종래기술에 따른 반도체소자의 제조방법은 활성영역의 가장자리가 돌출되어 후속 게이트절연막의 형성공정시 상기 활성영역의 가장자리의 게이트절연막의 두께가 얇아져서 좁은 폭에서는 문턱전압이 낮아지는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판 상부에 활성영역으로 예정되는 부분을 노출시키는 홈이 구비된 산화막패턴을 형성하되, 상기 산화막패턴의 식각면을 역경사로 형성시킨 다음, 상기 노출된 홈에 선택적 에피택셜 성장방법으로 다결정실리콘층을 형성한 후 CMP공정으로 상기 다결정실리콘층을 연마하여 상기 산화막패턴보다 낮은 활성영역을 형성하여 후속 게이트절연막 형성시 상기 활성영역의 가장자리에서 게이트절연막의 두께가 얇아지는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11, 21 : 반도체기판 13a, 27a : 산화막

13b, 27b : 산화막 패턴 15, 29 : 감광막 패턴

17a : SEG막 17b, 30 : 활성영역

23 : 패드산화막 25 : 패드다결정실리콘층

28 : 소자분리절연막

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,

반도체기판 상부에 패드산화막과 패드다결정실리콘층을 순차적으로 형성하고, 상기 패드다결정실리콘층 상부에 활성영역으로 예정되는 부분을 노출시키는 홈이 구비되는 산화막패턴을 형성하는 공정과,

열처리공정을 실시하여 상기 패드다결정실리콘층을 산화시키는 공정과,

전면식각공정을 실시하여 상기 산화된 패드다결정실리콘층 및 패드산화막을 제거하여 상기 반도체기판을 노출시키는 공정과,

상기 노출된 반도체기판에 선택적 에피택셜성장방법으로 다결정실리콘층을 형성하는 공정과,

상기 다결정실리콘층을 화학적 기계적연마방법으로 제거하여 상기 홈을 통하여 반도체기판과 접속되는 활성영역을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(21) 상부에 패드산화막(23)과 패드다결정실리콘층(25)을 순차적으로 형성한다. 이때, 상기 패드산화막(23)은 50 ∼ 200Å두께로 형성하고, 상기 패드다결정실리콘층(25)은 300 ∼ 800Å두께로 형성한다. 상기 패드다결정실리콘층(25)은 후속공정에서 식각장벽으로 사용된다.

다음, 상기 패드다결정실리콘층(25) 상부에 산화막(27a)을 형성하되, 상기 산화막(27a)은 형성하고자 하는 소자분리절연막의 두께보다 500 ∼ 2000Å두께 높게 형성한다.

그 다음, 상기 산화막(27a) 상부에 활성영역으로 예정되는 부분을 노출시키는 감광막패턴(29)을 형성한다. (도 2a 참조)

다음, 상기 감광막패턴(29)을 식각마스크로 상기 산화막(27a)을 식각하여 활성영역으로 예정되는 부분을 노출시키는 홈이 구비된 산화막패턴(27b)을 형성하되, 상기 산화막패턴(27b)의 식각면은 역경사를 갖도록 형성되어 상기 홈의 하부가 넓게 형성되는 형상으로 형성된다. 이때, 상기 식각공정은 상기 산화막패턴(27b)의 식각면을 역경사로 형성하기 위하여 1 ∼ 30mTorr의 압력하에서 700 ∼ 2500W의 파워를 인가하는 식각조건으로 실시된다.

상기 식각공정시 상기 패드다결정실리콘층(25)을 식각장벽으로 사용하기 때문에 반도체기판(21)의 손상을 방지할 수 있다.

그 후, 상기 감광막패턴(29)을 제거한다. (도 2b 참조)

다음, 열처리공정을 상기 패드다결정실리콘층(25)을 산화시켜 패드산화막(23) 및 산화막패턴(27b)으로 구성되는 소자분리절연막을 형성한다. 상기 열처리공정은 700 ∼ 1200℃에서 실시된다.

그 다음, 전면식각공정으로 상기 산화된 패드다결정실리콘층(25)과 패드산화막(23)을 제거하여 반도체기판(21)을 노출시킨다. (도 2c 참조)

다음, 상기 노출된 반도체기판(21)에 SEG막을 형성하고, CMP공정으로 상기SEG막을 제거하여 상기 홈을 통하여 상기 반도체기판(21)에 접속되는 활성영역(30)을 형성한다. 이때, 상기 CMP공정은 과도하게 진행하여 상기 활성영역(30)이 상기 산화막패턴(27b)보다 200 ∼ 800Å두께 낮게 형성되게 한다. (도 2d 참조)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자의 소자분리공정시 반도체기판 상부에 패드산화막과 패드다결정실리콘층을 순차적으로 형성하고, 상기 패드다결정실리콘층 상부에 활성영역으로 예정되는 부분을 노출시키는 산화막패턴을 형성하되, 상기 산화막패턴의 식각면을 역경사가 되도록 형성하고, 열처리공정을 실시하여 상기 패드다결정실리콘층을 산화시킨 다음, 전면식각공정으로 반도체기판을 노출시키고, 상기 노출된 반도체기판에 선택적 에피택셜 성장방법으로 다결정실리콘층을 성장시킨 다음, 화학적 기계적연마방법으로 상기 다결정실리콘층을 제거하여 활성영역을 형성하되, 상기 활성영역은 상기 산화막패턴보다 낮게 형성하여 후속공정으로 게이트절연막을 형성하는 공정시 상기 게이트절연막의 활성영역의 가장자리에서 얇아지는 현상을 방지하여 좁은 폭에서 문턱전압이 낮아지는 것을 방지하고 그에 따른 소자의 특성 및 공정수율을 향상시키는 이점이 있다.

Claims (7)

1. 반도체기판 상부에 패드산화막과 패드다결정실리콘층을 순차적으로 형성하고, 상기 패드다결정실리콘층 상부에 활성영역으로 예정되는 부분을 노출시키는 홈이 구비되는 산화막패턴을 형성하는 공정과,

   열처리공정을 실시하여 상기 패드다결정실리콘층을 산화시키는 공정과,

   전면식각공정을 실시하여 상기 산화된 패드다결정실리콘층 및 패드산화막을 제거하여 상기 반도체기판을 노출시키는 공정과,

   상기 노출된 반도체기판에 선택적 에피택셜성장방법으로 다결정실리콘층을 형성하는 공정과,

   상기 다결정실리콘층을 화학적 기계적연마방법으로 제거하여 상기 홈을 통하여 반도체기판과 접속되는 활성영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 패드산화막은 50 ∼ 200Å두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 패드다결정실리콘층은 300 ∼ 800Å두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 산화막은 형성하고자 하는 소자분리절연막의 두께보다 500 ∼ 2000Å두께 높게 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 산화막은 1 ∼ 30mTorr의 압력하에서 700 ∼ 2500W의 파워를 인가하여 역경사를 갖는 조건으로 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서,

   상기 열처리공정은 700 ∼ 1200℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제 1 항에 있어서,

   상기 활성영역은 상기 산화막패턴보다 200 ∼ 800Å두께 낮게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.