KR100252908B1 - 반도체소자의 격리영역 형성방법 - Google Patents

Abstract

본 발명은 고집적 반도체 소자의 격리를 위한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 기판의 표면에 소정깊이로 복수개의 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 기판의 표면에 제 1 절연막을 형성하는 단계와, 상기 트랜치의 내부 및 그에 인접한 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 그리고 상기 제 2 절연막을 선택적으로 제거하여 상기 트랜치 내부에 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 격리영역 형성방법{Method for forming field region of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 소자의 격리에 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.

일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.

상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.

그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버드비크(Bird Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.

그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.

그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm²이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.

도 1a 내지 도 1g는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이 반도체 기판(11)상에 제 1 산화막(12)을 형성하고, 상기 제 1 산화막(12)상에 질화막(13)을 형성한다.

이어, 상기 질화막(13)상에 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 포토레지스트(14)를 패터닝(Patterning)한다.

도 1b에 도시한 바와 같이 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 질화막(13)과 제 1 산화막(12)을 선택적으로 제거하여 질화막 패턴(13a) 및 제 1 산화막 패턴(12a)을 형성한다.

도 1c에 도시한 바와 같이 상기 포토레지스트(14)를 제거하고, 상기 질화막 패턴(13a) 및 제 1 산화막 패턴(12a)을 마스크로 이용하여 상기 반도체 기판(11)의 표면에 소정깊이로 트랜치(Trench)(15)를 형성한다.

도 1d에 도시한 바와 같이 상기 트랜치(15)가 형성된 반도체 기판(11)을 산화(Oxidation)시키어 상기 트랜치(15)의 표면에 제 2 산화막(16)을 형성한다.

도 1e에 도시한 바와 같이 상기 제 2 산화막(16)을 포함한 반도체 기판(11)의 전면에 제 3 산화막(17)을 형성한 후, 상기 트랜치(15)가 완전히 채워지도록 노(Furnace)에서 고온 열처리공정을 실시한다.

도 1f에 도시한 바와 같이 상기 제 3 산화막(17)이 상기 트랜치(15)내부에만 남도록 CMP(Chemical Machenical Polishing) 공정을 실시하여 격리막(17a)을 형성한다.

여기서 상기 트랜치(15)내부에 잔존하는 격리막(17a)은 상기 질화막 패턴(13a)의 표면보다 낮게 형성한다.

도 1g에 도시한 바와 같이 상기 질화막 패턴(13a) 및 제 1 산화막 패턴(12a)을 제거한 후, 세정공정을 거쳐 PGI 공정을 완료한다.

여기서 상기 세정공정을 거치게 되면 상기 격리막(17a)의 모서리에서 산화막의 손실이 발생한다.

그러나 이와 같은 종래의 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 문제점이 있었다.

첫째, 세정공정시 격리막 에지의 손실로 인하여 워드라인(Word Line)을 형성할 때 엑티브 에지(Active Edge)부분에서 전계가 집중되어 게이트 절연막의 열화가 발생한다.

둘째, 전극 물질인 폴리(Poly)등이 격리막 에지 부분에 남게 되어 디바이스(Device)에 치명적인 불량을 유발한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 세정공정시 격리막 에지의 손실을 방지하여 디바이스의 신뢰성을 향상시키도록 한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제 1 산화막

23 : 질화막 24 : 제 1 포토레지스트

25 : 트랜치 26 : 제 2 산화막

27 : 제 3 산화막 28 : 제 2 포토레지스트

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역 형성방법은 기판의 표면에 소정깊이로 복수개의 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 기판의 표면에 제 1 절연막을 형성하는 단계와, 상기 트랜치의 내부 및 그에 인접한 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 그리고 상기 제 2 절연막을 선택적으로 제거하여 상기 트랜치 내부에 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이 반도체 기판(21)상에 제 1 산화막(22)을 형성하고, 상기 제 1 산화막(22)상에 질화막(23)을 형성한다.

여기서 상기 제 1 산화막(22)은 열산화 방식이나 CVD(Chemical Vapor Deposition) 방식에 의하여 형성한다.

이어, 상기 질화막(23)상에 제 1 포토레지스트(Photo Resist)(24)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(24)를 패터닝(Patterning)한다.

도 2b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 질화막(23)과 제 1 산화막(22)을 선택적으로 제거하여 질화막 패턴(23a) 및 제 1 산화막 패턴(22a)을 형성한다.

도 2c에 도시한 바와 같이 상기 제 1 포토레지스트(24)를 제거하고, 상기 질화막 패턴(23a) 및 제 1 산화막 패턴(22a)을 마스크로 이용하여 상기 반도체 기판(21)을 선택적으로 제거하여 반도체 기판(21)의 표면에 소정깊이로 트랜치(Trench)(25)를 형성한다.

도 2d에 도시한 바와 같이 상기 트랜치(25)가 형성된 반도체 기판(21)을 산화(Oxidation)시키어 상기 트랜치(25)의 표면에 제 2 산화막(26)을 형성한다.

도 2e에 도시한 바와 같이 상기 질화막 패턴(23a)을 인산 화학용액을 이용하여 제거하고, 상기 제 2 산화막(26)을 포함한 반도체 기판(21)의 전면에 제 3 산화막(27)을 형성한 후, 고온열처리 공정을 실시하여 상기 트랜치(25)를 완전히 매립한다.

이어, 상기 제 3 산화막(27)상에 제 2 포토레지스트(28)를 도포한 후, 노광 및 현상공정으로 상기 트랜치(25)의 상부 및 그에 인접한 상부에만 남도록 상기 제 2 포토레지스트(28)를 패터닝한다.

도 2f에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 상기 제 3 산화막(27)을 선택적으로 제거하여 제 3 산화막 패턴(27a)을 형성한다.

여기서 상기 제 2 포토레지스트(28)를 마스크로 이용하여 상기 제 3 산화막(27)을 선택적으로 제거하여 제 3 산화막 패턴(27a)을 형성하는데, 후속 세정공정시 산화막의 식각량을 고려하여 식각한다.

도 2g에 도시한 바와 같이 상기 제 2 포토레지스트(28)를 제거하고, 상기 제 3 산화막 패턴(27a)을 세정공정을 거쳐 상기 트랜치(25)내부에만 남도록 선택적으로 제거하여 격리막(27b)을 형성한다.

여기서 상기 격리막(27b)은 상기 반도체 기판(21)의 표면과 동일 높이로 형성하여 평탄화를 이룰 수 있도록 형성한다.

한편, 상기 제 3 산화막 패턴(27a)의 세정공정시 상기 제 1 산화막 패턴(22a)은 제거된다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리영역 형성방법에 있어서 후속 세정공정시 격리막의 손실되는 양만큼 포토레지스트를 패터닝하여 산화막을 식각하여 형성함으로써 격리막의 손실을 방지할 수 있고, 표면의 평탄화를 이룰 수 있는 효과가 있다.

Claims (2)

1. 반도체 기판상에 산화막과 질화막을 차례로 형성하는 단계;

   상기 반도체 기판의 표면이 소정부분 노출되도록 상기 질화막과 산화막을 선택적으로 제거하는 단계;

   상기 질화막을 마스크로 이용하여 노출된 반도체 기판의 표면에 소정깊이를 갖는 트랜치를 형성하는 단계;

   상기 트랜치가 형성된 반도체 기판의 표면에 제 1 절연막을 형성하는 단계;

   상기 질화막을 불산용액을 이용하여 제거하는 단계;

   상기 제 1 절연막을 포함한 반도체 기판의 전면에 제 2 절연막을 형성하는 단계;

   상기 트랜치의 내부 및 그에 인접한 산화막상에만 남도록 제 2 절연막을 선택적으로 제거하는 단계; 그리고

   상기 반도체 기판의 표면과 동일 높이로 상기 트랜치의 내부에만 제 2 절연막이 남도록 선택적으로 제거하여 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
2. 제 1 항에 있어서, 상기 제 1 절연막은 열산화 방식이나 CVD 방식으로 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.

Images