KR20000060689A - 소자 격리 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 소자 격리(device isolation) 및 그의 제조 방법에 관한 것으로, 트렌치의 양측벽에 질화막 스페이서가 형성된 후, 트렌치의 하부에 트렌치보다 더 큰 폭을 갖는 LOCOS 격리막이 형성된다. 이어서, 트렌치가 산화막으로 완전히 채워져서 소자 격리가 완성된다. 이와 같은 소자 격리 및 그의 제조 방법에 의해서, 원하는 소자 격리 특성을 얻기 위한 트렌치의 깊이를 줄일 수 있고, 따라서 트렌치 필링(filling) 불량 문제를 방지할 수 있다. 또한, LOCOS 격리막의 버드 빅(bird's beak)의 양에 비례하여 트랜지스터의 접합 누설 전류(junction leakage current) 및 접합 커패시턴스(junction capacitance)를 감소시킬 수 있다.

Description

소자 격리 및 그의 제조 방법{DEVICE ISOLATION AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 소자 격리(device isolation) 및 그의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 트랜지스터(transistor)의 크기가 감소될 뿐만 아니라 트랜지스터 사이의 격리 영역(isolation region)도 함께 감소되고 있다.
격리 영역의 감소에 따라, 트렌치 격리(trench isolation)를 형성하기 위한 트렌치의 종횡비(aspect ratio)가 증가되고, 그 결과 트렌치 필링(filling)이 어렵게 된다.
트랜지스터간의 격리 특성을 유지하기 위해서는 트렌치의 종횡비가 어느 정도 이상 되어야 하기 때문에, 이를 위해 높은 종횡비의 트렌치를 채우기 위한 트렌치 필링막 예를 들어, HDP 산화막(high density plasma oxide) 및 SACVD(sub-atmospheric chemical vapor deposition) 산화막 등이 개발되고 있다. 그러나, 이러한 트렌치 필링막은 향후 고집적 소자에 적용하기 어려운 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치의 종횡비를 증가시키기 않고도 고집적 소자에 적합한 소자 격리 특성을 얻을 수 있는 소자 격리 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터 형성 후의 모습을 보여주는 단면도; 및
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 격리의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 패드 산화막
14 : 실리콘 질화막 16 : 고온 산화막
18 : 트렌치 20 : 질화막 스페이서
22 : 트렌치 하부 격리막 24 : 트렌치 필링막
26 : 소자 격리 30 : 게이트 전극
32 : 게이트 스페이서 34 : 소오스/드레인 영역
상술한 목적을 달성하기 위한 본 발명에 의하면, 소자 격리는, 반도체 기판의 일부를 식각 하여 형성된 트렌치와, 상기 트렌치의 하부에 형성되어 있되, 상기 트렌치의 폭보다 상대적으로 큰 폭을 갖도록 형성된 제 1 소자격리막과, 상기 트렌치 내에 채워진 제 2 소자격리막을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 트렌치의 양측벽과 제 2 소자격리막의 사이에 형성된 질화막 스페이서를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 소자 격리의 제조 방법은, 먼저, 반도체 기판을 부분적으로 식각 하여 트렌치를 형성한다. 상기 트렌치의 양측벽에 질화막 스페이서를 형성한다. 상기 트렌치의 하부에 제 1 소자격리막을 형성한 후, 상기 트렌치를 제 2 소자격리막으로 완전히 채운다.
(실시예)
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 트렌치 격리와 LOCOS 격리를 결합함으로써, 원하는 소자 격리 특성을 얻기 위한 트렌치 깊이를 감소시킬 수 있고, 따라서 트렌치 필링 불량의 문제점을 방지할 수 있다. 또한, 트렌치의 폭보다 더 큰 폭을 갖는 LOCOS 격리막을 트렌치의 하부에 형성함으로써, 트랜지스터의 접합 누설 전류 및 접합 커패시턴스를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터 형성 후의 모습을 보여주는 단면도이고, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 격리의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
먼저, 도 1을 참조하면, 본 발명의 실시예에 따른 신규한 소자 격리(26)는 트렌치(18)와, 트렌치(18)의 하부에 형성된 트렌치 하부 격리막(22)과, 트렌치(18) 내에 채워진 트렌치 필링막(24)을 포함한다. 그리고, 상기 트렌치(18)의 양측벽과 트렌치 필링막(24) 사이에 형성된 질화막 스페이서(20)를 더 포함한다.
여기서, 상기 트렌치 하부 격리막(22)은 버드 빅(bird's beak)을 갖는 일반적인 LOCOS(LOCal Oxidation of Silicon) 격리막이 된다.
상술한 바와 같은 소자 격리(26)의 제조 방법은 다음과 같다.
도 2a를 참조하면, 본 발명에 따른 신규한 트렌치 격리의 제조 방법은 먼저, 반도체 기판(10) 상에 패드 산화막(pad oxide)(12), 실리콘 질화막(14), 그리고 고온 산화막(high temperature oxide)(16)이 차례로 형성된다.
상기 고온 산화막(16) 상에 활성 영역(active region)과 비활성 영역(inactive region)을 정의하기 위한 마스크 예를 들어, 포토레지스트 패턴(photoresist pattern)(도면에 미도시)을 사용하여 상기 고온 산화막(16) 및 실리콘 질화막(14)이 차례로 식각 되어 트렌치 식각 마스크가 형성된다.
상기 포토레지스트 패턴이 제거된 후, 상기 트렌치 식각 마스크를 사용하여 상기 패드 산화막(12) 및 그 하부의 반도체 기판(10)이 식각 되어 도 2b에서와 같이, 트렌치(18)가 형성된다.
도 2c에 있어서, 상기 트렌치(18)를 포함하여 상기 트렌치 식각 마스크의 양측벽에 질화막 스페이서(20)가 형성된다. 상기 질화막 스페이서(20)는 일반적인 스페이서 형성 방법과 마찬가지로, 먼저 반도체 기판(10) 전면에 질화막이 증착된 후, 이 질화막을 에치 백(etch back) 공정으로 식각 하여 형성된다. 상기 질화막 스페이서(20)는 후속 산화 공정에서 트렌치(18)의 양측벽의 산화를 방지하게 된다.
한편, 상기 질화막 스페이서(20) 형성 전에 먼저, 트렌치(18)의 내벽에 얇은 열산화막(도면에 미도시)이 더 형성될 수 있다.
다음, 도 2d를 참조하면, 상기 반도체 기판(10)에 일반적인 LOCOS 격리 공정을 적용하여 상기 트렌치(18)의 하부에 트렌치 하부 격리막(22)이 형성된다. 이때, 상기 트렌치 하부 격리막(22)은 상기 트렌치(18)의 폭보다 상대적으로 더 큰 폭을 갖게 된다.
마지막으로, 상기 트렌치(18)를 트렌치 필링막(24)으로 채운 후, 상기 실리콘 질화막(14)이 노출되도록 상기 트렌치 필링막(24)이 예를 들어, 화학적 기계적 연마 공정(chemical mechanical polishing process)에 의해 평탄화 식각 된다.
이어서, 상기 실리콘 질화막(14)이 인산 스트립(H3PO4strip) 공정으로 제거된 후, 패드 산화막(12)이 제거된다. 후속 공정으로 이온주입 공정 및 세정 공정이 수 차례 수행된다. 그 결과, 도 2e에 도시된 바와 같이, 본 발명의 실시예에 따른 소자 격리(26)가 완성된다.
상술한 바와 같은 상기 소자 격리(26)는 트렌치 격리와 LOCOS 격리의 결합에 의해 형성된 것으로서, 다음과 같은 장점을 갖게 된다. 예를 들어, 2000Å 깊이의 소자 격리를 형성하고자 할 때, 종래의 트렌치 격리 방법에 의하면, 트렌치를 2000Å의 깊이로 형성해야 하나, 본 발명에 따른 소자 격리의 제조 방법을 사용하게 되면 트렌치의 깊이를 단지 1000Å으로 하고, 대신 LOCOS 격리막의 두께를 1000Å으로 함으로써 2000Å 깊이의 소자 격리를 얻게 된다.
이와 같이, 트렌치의 깊이가 1/2로 감소됨에 따라 트렌치 필링 불량 문제가 발생되지 않게 된다. 또한, 상기 LOCOS 격리막은 버드 빅을 갖기 때문에 트렌치(18)의 폭보다 더 큰 폭을 갖도록 형성되므로 도 1에서와 같이, 후속 공정으로 트랜지스터의 소오스/드레인 영역(34)이 형성되었을 때 LOCOS 격리막의 버드 빅의 양에 비례하여 접합 누설 전류(junction leakage current)가 감소되고, 접합 커패시턴스(junction capacitance)도 감소된다. 참조 번호 30은 게이트 전극을 나타내고, 참조 번호 32는 게이트 스페이서를 나타낸다.
상술한 바와 같은 소자 격리(26)를 DRAM(dynamic random access memory)에 적용하는 경우, DRAM의 리프레시(refresh)가 개선된다.
본 발명은 트렌치의 하부에 LOCOS 격리막을 형성함으로써, 원하는 소자 격리 특성을 얻기 위한 트렌치의 깊이를 줄일 수 있고, 따라서 트렌치 필링 불량 문제를 방지할 수 있는 효과가 있다.
또한, 본 발명은 트렌치의 하부에 트렌치의 폭보다 더 큰 폭을 갖는 LOCOS 격리막이 형성되도록 함으로써, 트랜지스터의 접합 누설 전류 및 접합 커패시턴스를 감소시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판(10)의 일부를 식각 하여 형성된 트렌치(18);
    상기 트렌치(18)의 하부에 형성되어 있되, 상기 트렌치(18)의 폭보다 상대적으로 큰 폭을 갖도록 형성된 제 1 소자격리막(22); 및
    상기 트렌치(18) 내에 채워진 제 2 소자격리막(24)을 포함하는 소자 격리.
  2. 제 1 항에 있어서,
    상기 트렌치(18)의 양측벽과 제 2 소자격리막(24)의 사이에 형성된 질화막 스페이서(20)를 더 포함하는 소자 격리.
  3. 제 1 항에 있어서,
    상기 제 1 소자격리막(22)은 LOCOS 격리막인 소자 격리.
  4. 반도체 기판(10)을 부분적으로 식각 하여 트렌치(18)를 형성하는 단계;
    상기 트렌치(18)의 양측벽에 질화막 스페이서(20)를 형성하는 단계;
    상기 트렌치(18)의 하부에 제 1 소자격리막(22)을 형성하는 단계; 및
    상기 트렌치(18)를 제 2 소자격리막(24)으로 완전히 채우는 단계를 포함하는 소자 격리의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 소자격리막(22)은 상기 트렌치(18)보다 상대적으로 큰 폭을 갖는 소자 격리의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 소자격리막(22)은 LOCOS 격리 방법에 의해 형성되는 절연막인 소자 격리의 제조 방법.
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* Cited by examiner, † Cited by third party
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