KR100188092B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조 방법에 관한 것으로서, 반도체 소자의 격리를 위한 트렌치를 형성하는 공정에서 트렌치의 구조를 변화시켜 소자의 스피드를 높여주기 위한 것으로서, 트렌치 하단부에 절연층을 형성하여 폴리실리콘의 열팽창을 완화하고, 폴리실리콘의 열팽창에 의한 스트레스에 기인하여 트렌치 하단부에 발생하는 누설 전류를 줄이는 반도체 소자의 제조 방법이다.
Description
제1도는 종래 반도체 소자의 단면도이고,
제2도 내지 제6도는 본 발명에 의한 반도체 소자의 제조 방법을 그 공정순서에 따른 단면도이고,
제7도는 본 발명에 의한 반도체 소자의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 20 : 제1 산화막
30 : 질화막 40 : 제2 산화막
50 : 포토 레지스트 60 : 필드 산화막
100 : 트렌치 부분 110 : 불순물 확산층
120 : 트렌치 내부 산화막 122 : 질화막 격벽
130 : 트렌치 하단 산화막 영역 140 : 폴리실리콘
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 스피드를 향상시키기 위하여 구조적인 면에 대한 많은 연구가 진행되고 있다. 에미터 베이스 구조에 대하여서는 더블 폴리실리콘 구조(double-polysilicon structures)가 적용되고, 소자 분리에 대하여서는 트렌치구조가 적용되고 있다.
그러면, 첨부한 도면을 참고로 하여 반도체 소자에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 반도체 소자의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 반도체 소자의 트랜치는, 실리콘기판(10)에 폴리실리콘(140)으로 채워진 트렌치(100)가 형성되어 있고, 기판(10)표면의 전면에는 필드 산화막(60)이 형성되어 있다. 트렌치(100)의 내벽, 즉 트렌치 내부의 폴리실리콘(140)과 실리콘 기판(10)의 경계면에는 산화막(120)이 형성되어 있고, 트렌치 하단의 실리콘 기판(10)에는 불순물 확산층(110)이 형성되어 있다.
이러한 종래의 반도체 소자에서는 격리 영역을 단지 트렌치의 폭인 1㎛정도로 확보할 수 있으므로 소자의 면적을 상당히 줄일 수 있고, 콜렉터층과 기판 혹은 격리 영역간의 기생 용량을 방지함으로써 소자 스피드가 향상된다.
그러나, 이러한 종래의 반도체 소자는 제조 공정이 복잡하여, 트렌치 내부에 폴리실리콘을 형성하는 과정에서 실리콘을 인위적으로 식각하여 내부의 절연층을 형성시킴으로써 스트레스에 의한 전류가 누설된다는 문제점을 가지고 있다. 특히 트렌치 하단부에 전류 누설 현상이 빈번하게 발생된다. 그래서, 일반적으로 트렌치 하단부에 이온을 주입하여 트렌치 하단부의 내압을 높이고 있으나, 궁극적으로 실리콘과 산화막 계면 사이로 흐르는 누설 전류를 막기는 어렵다. 따라서 폴리실리콘의 열팽창에 의한 스트레스를 감소시킬 필요가 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 전류 누설 현상이 빈번히 발생되는 트렌치 하단부의 구조를 변화시켜, 트렌치 하단부를 LOCOS(Local Oxidation Of Silicon)시켜 확고한 절연층을 형성함으로써, 폴리실리콘의 열팽창을 완화시키고, 누설 전류를 줄이는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 표면에 제1 산화막, 제1 질화막, 제2 산화막이 순서대로 형성되어 있는 반도체 기판을 식각하여 트렌치 부분을 형성하는 제1 공정, 트렌치 하단의 기판에 이온을 주입하고, 상기 제2 산화막을 제거하고, 트렌치 내벽에 제3 산화막과 제2 질화막을 차례로 형성하는 제2 공정, 상기 트렌치 하단의 제2 질화막을 식각하여 질화막 격벽을 형성하는 제3 공정, 상기 트렌치 하단에 제4 산화막을 형성하는 제4 공정, 상기 트렌치 내부를 폴리실리콘으로 채우는 제5 공정을 포함하고 있다.
본 발명에 의한 반도체 소자는, 트렌치가 형성되어 있는 기판, 상기 트렌치의 바닥에 형성되어 있는 산화막 영역, 상기 트렌치의 측면에 형성되어 있는 산화막 및 질화막, 상기 트렌치 하단의 상기 산화막 영역 주위의 기판에 형성되어 있는 불순물 확산 영역을 포함하고 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 소자의 제조 방법의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도 ~ 제6도는 본 발명에 의한 반도체 소자의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제2도에 도시한 바와 같이, 실리콘 기판(10)에 제1 산화막(20)을 형성하고, 그 위에 질화막(30)을 형성한다. 다시 그 위에 저온 산화로 제2 산화막(40)을 침적한다. 그리고, 포토 레지스트를 도포한 후 트렌치 광 마스크를 이용하여 포토 레지스트(50)를 패터닝한다. 이와 같은 공정에서, 제1 산화막(20)은 200 ~ 500 Å의 두께로 질화막은 500 ~ 1500 Å의 두께로 형성할 수 있다. 또한 제2 산화막(40)은 3000 ~ 7000 Å의 두께로 침적한다.
제3도에서 보듯이, 제2 산화막(40), 질화막(30), 제1 산화막(20)을 식각하고 포토 레지스트(50)를 제거한다. 그 다음 실리콘 기판(10)을 식각하여 트렌치 부분(100)을 형성하고, 트렌치 부분(100)의 하단의 기판(10)에 이온을 주입한다. 이 때 트렌치 부분(100)의 깊이는 4 ~ 6㎛ 정도이고, 이온은 붕소 이온을 dose 5 ~ 50 e12ions/cm2, 에너지 20 ~ 40 KeV로 주입한다. 주입한 이온은 확산되어 채널 스톱(channel stop)의 역할을 하게 된다.
제4도에서와 같이, 제2 산화막(40) 제거후 트렌치(100) 내벽을 산화하여 산화막(120)을 형성한다. 이때 산화막(120)의 두께는 500 ~ 1000Å 정도로 형성한다. 다음은 트렌치(100)내벽에 질화막을 침적하고, 트렌치(100) 하단의 질화막을 이방성 식각하여 트렌치 내벽에 질화막 격벽(122)을 형성한다. 이 질화막 격벽(122)는 두께 300 ~ 1000Å 정도이다. 질화막 식각시, 트렌치(100)하단부의 산화막(120)도 동시에 식각할 수도 있다.
제5도에서 도시한 바와 같이, 질화막 격벽(122)을 마스크로 노출된 트렌치(100) 하단부를 산화하여 트렌치 하단의 산화막 영역(130)을 형성한다.
형성된 트렌치 내부 산화막 영역(130)은 트렌치 하단부에 충분한 두께로 형성되어, 폴리실리콘(140)의 열팽창을 완화하고, 따라서 트렌치 하단부에서 발생하기 쉬운 누설 전류를 감소할 수 있다.
제6도에서 보듯이, 기판의 트렌치 부분(100)에 폴리실리콘(140)을 침적한다. 이때의 폴리실리콘(140)의 두께는 트렌치 깊이의 1.2 ~ 1.5배 정도로서, 트렌치 내부를 완전히 채울 수 있도록 한다. 트렌치 내부를 채우고 남는 폴리실리콘은 CMP(Chemical Mechanical Polishing)법을 이용하여 제거한다.
제7도에서, 액티브 포토 마스크를 이용하여 기판(10) 표면에 형성되어 있는 질화막(30)을 제거한 후 기판(10)의 실리콘을 산화하여 필드 산화막(60)을 형성하여 완성한 반도체 소자의 트렌치를 나타내고 있다.
따라서, 본 발명에 따른 반도체 소자의 제조 방법은 트렌치 하단부에 절연층을 형성하여 폴리실리콘의 열팽창을 완화하고, 폴리실리콘의 열팽창에의한 스트레스에 기인하여 트렌치 하단부에 발생하는 누설 전류를 줄이는 효과가 있다.
Claims (10)
- 표면에 제1 산화막, 제1 질화막, 제2 산화막이 순서대로 형성되어 있는 반도체 기판을 식각하여 트렌치 부분을 형성하는 제1 공정, 트렌치 하단의 기판에 이온을 주입하고, 상기 제2 산화막을 제거하고, 트렌치 내벽에 제3 산화막과 제2 질화막을 차례로 형성하는 제2 공정, 상기 트렌치 하단의 제2 질화막을 식각하여 질화막 격벽을 형성하는 제3 공정, 상기 질화막 격벽을 마스크로 하여 상기 트렌치 하단의 상기 기판을 산화하여 제4 산화막을 형성하는 제4 공정, 상기 트렌치 내부를 폴리실리콘으로 채우는 제5 공정을 포함하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 제1 산화막의 두께를 200 ~ 500 Å로 하는 반도체 소자의 제조 방법.
- 제2항에서, 상기 제1 질화막의 두께를 500 ~ 1000 Å로 하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 제2 산화막의 두께를 3000 ~ 7000 Å로 하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 트렌치 부분을 4 ~ 6 ㎛의 깊이로 형성하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 트렌치 하단의 이온 주입에서 붕소 이온을 dose 5 ~ 50 e12ions/cm2, 에너지 20 ~ 40 KeV 의 조건으로 주입하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 트렌치 내벽 산화막을 500 ~ 1000 Å의 두께로 형성하는 반도체 소자의 제조 방법
- 제7항에서, 상기 트렌치 내벽 질화막을 300 ~ 1000 Å의 두께로 형성하는 반도체 소자의 제조방법
- 제1항에서, 상기 트렌치 하단의 제2 질화막을 식각하여 상기 질화막 격벽을 형성하는 제3 공정에서, 트렌치 하단의 제3 산화막을 동시에 식각하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 트렌치 내부에 폴리실리콘을 채운 후, 상기 기판 표면의 질화막을 제거하고, 상기 기판을 산화하여 필드 산화막을 형성하는 공정을 더 포함하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950024831A KR100188092B1 (ko) | 1995-08-11 | 1995-08-11 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950024831A KR100188092B1 (ko) | 1995-08-11 | 1995-08-11 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970013186A KR970013186A (ko) | 1997-03-29 |
| KR100188092B1 true KR100188092B1 (ko) | 1999-06-01 |
Family
ID=19423345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950024831A KR100188092B1 (ko) | 1995-08-11 | 1995-08-11 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100188092B1 (ko) |
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|---|---|---|---|---|
| KR20010061038A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 격리막 형성 방법 |
-
1995
- 1995-08-11 KR KR1019950024831A patent/KR100188092B1/ko not_active IP Right Cessation
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|---|---|
| KR970013186A (ko) | 1997-03-29 |
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