KR100280813B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
LOCOS 방법에 의해 형성된 소자 분리막의 버즈 빅으로 인한 초고집적 소자의 활성 영역 축소 및 전기적 특성 저하를 개선한다.
3. 발명의 해결 방법의 요지
패드 질화막 하부에 언더 컷을 형성하고, 상기 언더 컷 부분이 매립되도록 제 1 실리콘막 및 제 1 실리콘 스페이서를 형성하기 위한 전면 식각 공정시 반도체 기판이 일정 깊이로 과도 식각되게 하고, 상기 일정 깊이로 식각된 반도체 기판상에 제 2 실리콘 스페이서를 형성한 후 산화 공정을 실시하여 필드 산화막을 형성한다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 초고집적 소자의 활성 영역 확보 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
소자 분리막 형성 방법은 크게 LOCOS(LOCal Oxidation of silicon) 방법과 트렌치(trench) 방법으로 나눌 수 있다. LOCOS 방법은 트렌치 방법에 비해 제조 원가 및 공정상의 난이도 측면에서 매우 유리하다. 그러나, 0.22㎛ 이하의 초고집적 소자의 소자 분리막 형성 방법으로 기존의 LOCOS 방법은 활성 영역의 확보에 한계가 있다.
도 1은 종래의 LOCOS 방법에 의해 형성된 소자 분리막의 단면도이다. 도시된 바와 같이 필드 산화 공정에서 가장자리의 단차 마진을 충분히 확보하지 못하고 후속 공정을 진행하면, 필드 산화막의 가장자리의 단차가 커지는 모우트(moat)(A) 현상이 발생된다. 이러한 모우트 현상은 MOS 트랜지스터의 소오스/드레인 형성을 위한 불순물 주입 공정에서 도핑 프로파일 제어와 사진 및 식각 공정을 어렵게 한다. 또한 모우트 발생에 의해 드러난 활성 영역 가장자리는 게이트 산화막 특성이 취약한 부분으로 트랜지스터가 동작할 때 F-N 터널링이 발생하는 주요 원인이 된다.
따라서, 본 발명은 초고집적 소자에서도 활성 영역을 충분히 확보할 수 있는 동시에 전기적인 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 형성된 패드 산화막 및 패드 질화막의 선택된 영역을 순차적으로 식각하여 상기 반도체 기판의 선택된 영역을 노출시키는 단계와, 세정 공정을 실시하여 상기 패드 질화막 하부에 언더 컷이 형성되도록 상기 패드 산화막을 일정 깊이 식각하는 단계와, 상기 언더 컷이 매립되도록 전체 구조 상부에 제 1 실리콘막을 형성하는 단계와, 상기 제 1 실리콘막을 전면 식각하여 제 1 실리콘 스페이서를 형성하는 동시에 상기 반도체 기판을 일정 깊이로 식각하는 단계와, 전체 구조 상부에 제 2 실리콘막을 형성한 후 전면 식각하여 제 2 실리콘 스페이서를 형성하는 단계와, 산화 공정을 실시하여 필드 산화막을 형성한 후 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 방법에 의해 형성된 소자 분리막의 단면도.
도 2(a) 내지 도 2(g)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 및 11 : 반도체 기판 12 : 패드 산화막
13 : 패드 질화막 14 : 제 1 실리콘막
15 : 제 1 실리콘 스페이서 16 : 제 2 실리콘막
17 : 제 2 실리콘 스페이서 2 및 18 : 필드 산화막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(g)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 마스크 및 식각 공정에 의해 패드 질화막(13) 및 패드 산화막(12)의 선택된 영역을 식각하여 반도체 기판(11)을 노출시킨다. 이때, 패드 산화막(12)은 50∼300Å의 두께로 형성하며, 패드 질화막(13)은 500∼2000Å의 두께로 형성한다.
도 2(b)를 참조하면, 불산 세정으로 패드 질화막(13) 및 패드 산화막(12)을 일정 깊이 식각하여 패드 질화막(13) 하부에 언더 컷(B)을 형성한다. 전체 구조 상부에 제 1 실리콘막(14)을 형성하여 언더 컷(B) 부분까지 매립되도록 한다. 이때, 언더 컷(B)은 소자의 집적도에 따라 0.05∼0.15㎛ 정도로 형성하며, 제 1 실리콘막(14)은 200∼700Å의 두께로 형성한다. 제 1 실리콘막(14)은 비정질 실리콘막 또는 폴리실리콘막을 이용한다.
그런데, 언더 컷(B)에 매립된 제 1 실리콘막(14)은 필드 산화막을 형성하기 위한 산화 공정에서 산화제의 측면 방향으로의 확산을 억제함과 동시에 필드 산화막 가장자리의 단차를 높여 필드 산화막의 손실에 대한 충분한 마진을 확보하게 된다.
도 2(c)를 참조하면, 제 1 실리콘막(14)을 전면 식각하여 제 1 실리콘 스페이서(15)를 형성한다. 전면 식각을 실시할 때 과도 식각을 실시하여 제 1 실리콘 스페이서(15)의 높이를 패드 질화막(13)의 높이보다 낮추며, 반도체 기판(11)을 일정 깊이로 식각한다. 구체적으로 제 1 실리콘 스페이서(15)의 높이는 제 1 실리콘막(14)의 증착 두께와 동일하게 한다.
과도 식각을 실시하여 제 1 실리콘 스페이서(15)를 형성하는 이유는 필드 산화막 형성 과정에서 돌기 모양의 필드 산화막 프로파일의 발생을 완화시키고, 반도체 기판(11)을 일정 깊이로 식각하기 위함이다.
도 2(d)는 제 1 실리콘 스페이서(15) 및 일정 깊이로 식각된 반도체 기판(11)을 포함한 전체 구조 상부에 제 2 실리콘막(16)을 형성한 상태의 단면도이다. 제 2 실리콘막(16)은 비정질 실리콘막 또는 폴리실리콘막으로 형성하며, 200∼700Å의 두께로 형성한다.
도 2(e) 제 2 실리콘막(16)을 전면 식각하여 제 2 실리콘 스페이서(17)을 형성한 상태의 단면도이다. 제 2 실리콘 스페이서(17)를 형성하기 위한 전면 식각 공정을 실시할 때 제 1 실리콘 스페이서(15)가 식각되지 않도록 한다.
도 2(f)는 산화 공정을 실시하여 필드 산화막(18)을 형성한 상태의 단면도이다. 필드 산화막(18)은 제 1 실리콘 스페이서(15) 및 언더 컷(B) 부분의 길이를 고려하여 약 1000∼2500Å의 두께로 형성한다. 필드 산화막(18)을 형성하기 위한 산화 공정은 언더 컷(B) 부분에 매립된 제 1 실리콘막(14)이 완전히 산화되는 시점까지 실시한다. 그 이유는 이 시점 이후까지 산화 공정을 실시하면 패드 산화막(12)으로 인한 산화제의 급속한 활성 영역으로의 침투가 일어나기 때문이다.
한편, 산화 공정을 실시할 때 제 2 실리콘 스페이서(17)가 산화되면서 팽창하기 때문에 적은 시간동안 산화 공정을 실시하여도 소자 분리막으로서 문제가 되지 않는 두께로 필드 산화막(18)이 형성된다. 또한, 제 2 실리콘 스페이서(17)가 팽창하여 필드 산화막(18)이 형성되기 때문에 상부 부분에 돌기(C)가 형성된 모양으로 형성된다.
도 2(g)를 참조하면, 불산 세정 공정을 실시하여 패드 질화막(13) 상부에 생성된 산화막을 제거하고, 필드 산화막의 돌기(C) 부분을 제거하여 평탄화시킨다. 그리고, 패드 질화막(13) 및 패드 산화막(12)을 제거하여 소자 분리막의 형성을 완료한다.
상술한 바와 같이 본 발명에 의하면, 언더 컷 부분에 매립된 제 1 실리콘막과 제 1 실리콘 스페이서가 버퍼 역할을 하고, 제 2 실리콘 스페이서의 양방향 부피 팽창에 의해 적은 시간동안의 산화 공정에 의해 필드 산화막을 형성하므로써 버즈 빅을 억제할 수 있다. 따라서, 활성 영역의 마진을 트렌치 방식과 비슷하게 할 수 있어 기가급의 초고집적 소자에 적용할 수 있고, 종래의 LOCOS 방식과 비교하여 필드 산화막의 가장자리 부분에 발생되는 모우트를 개선할 수 있어 전기적 특성 향상 및 후속 공정을 원활하게 할 수 있다. 또한, 낮은 두께로 필드 산화막을 형성할 수 있어 반도체 기판에 가해지는 산화 응력을 줄일 수 있다.
Claims (9)
- 반도체 기판 상부에 형성된 패드 산화막 및 패드 질화막의 선택된 영역을 순차적으로 식각하여 상기 반도체 기판의 선택된 영역을 노출시키는 단계와,세정 공정을 실시하여 상기 패드 질화막 하부에 언더 컷이 형성되도록 상기 패드 산화막을 일정 깊이 식각하는 단계와,상기 언더 컷이 매립되도록 전체 구조 상부에 제 1 실리콘막을 형성하는 단계와,상기 제 1 실리콘막을 전면 식각하여 제 1 실리콘 스페이서를 형성하는 동시에 상기 반도체 기판을 일정 깊이로 식각하는 단계와,전체 구조 상부에 제 2 실리콘막을 형성한 후 전면 식각하여 제 2 실리콘 스페이서를 형성하는 단계와,산화 공정을 실시하여 필드 산화막을 형성한 후 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 패드 산화막은 50 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 언더 컷은 0.05 내지 0.15㎛로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 실리콘막은 200 내지 700Å의 두께로 형성된 비정질 실리콘막 및 폴리실리콘막중 어느 하나인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 실리콘 스페이서는 200 내지 700Å의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 실리콘막은 200 내지 700Å의 두께로 형성된 비정질 실리콘막 및 폴리실리콘막중 어느 하나인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 실리콘 스페이서는 상기 일정 깊이로 식각된 반도체 기판상에 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 산화 공정은 상기 언더 컷 부분에 매립된 제 1 실리콘막이 완전히 산화될 때까지 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 필드 산화막을 형성한 후 불산 세정 공정을 실시하여 상기 필즈 산화막 상부를 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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