KR960014450B1 - 반도체 소자 격리방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자 격리방법

제1 내지 3도는 반도체 소자를 격리하기 위한 종래의 방법을 설명하기 위한 도면이다.

제4도는 본 발명에 따른 반도체 소자 격리방법의 일예를 설명하기 위하여 반도체 기판의 일부를 단면으로 보인 도면이다.

제5도는 본 발명에 따른 반도체 소자 격리방법의 또 다른 예를 설명하기 위하여 반도체 기판의 일부를 단면으로 보인 도면이다.

본 발명의 실리콘 질화막 및 다결정 실리콘을 이용한 반도세 소자 격리 방법에 관한 것으로서, 특히 반도체디바이스에서 액티브영역과 필드영역을 서로 절연하는 소자 격리방법을 질화막 및 다결정 실리콘을 이용하므로소자 형성 영역이 축소되는 것을 예방할 수 있고 필드산화막의 버즈빅을 최소화할 수 있도록한 반도체 소자격리 방법에 관한 것이다.

반도체 장치가 고집적화됨에 따라 필드영역을 줄여서 활성영역을 넓힐려는 노력이 계속되고 있다.

일반적인 반도체 MOS(Metal Oxide Semiconductor) 소자에 있어서 고집적화를 가능케하는 여러기술 중에서도 단위소자와 단위소자를 분리하는 비활성 영역(field 영역)을 최소화 하기 위한 격리(Isolation) 기술이 집적도를 향상시키는데 가장 중요한 기술이다. 이 격리기술은 바이폴라 디바이스에서 사용되고 있는 p-n 정션격리기술로부터 1970년에 E. Kooi J.A. Appels이 소개한 산화방법의 LOCOS(Local Oxidation of Silicon)격리기술의 도입으로 MOS 소자 및 바이폴라소자분야에서 집적도를 크게 향상시킬 수 있었다.

LOCOS 기술은 최소선폭 1.0㎛(1M DRAM수준)의 반도체 제조기술로는 별 어려움 없이 사용되었으나, 0.8㎛의 최소선폭(4M DRAM수준)의 소자개발을 시작하면서 LOCOS 방법의 한계론이 대두되었으며, 이를 극복 하기 위한 노력들이 1985년 이후 현재까지 활발히 진행되고 있다. 그 예로는 LOCOS를 개량하는 방향의 기술개발과 실리콘-서브스트레이트를 에치하여 트랜치를 만들고 절연체 막을 채우는 트랜치 격리 기술의 개발이다. 트랜치 격리 기술은 기술적 어려움때문에 현재까지 실제적인 양산에의 적용은 미미하며, LOCOS 격리 기술을 개량한 기술이 64M DRAM급(0.4 ㎛최소 선폭)까지 개발의 주류를 이루고 있으며 양산까지 연결된 가능성이 높다.

LOCOS 기술의 개발방향은 옥시데이션시 발생하는 액티브영역으로의 옥사이드 엔클로치먼트(Encrochment)(즉, 버즈빅)을 최소화 하기 위한 방향이다.

제1도에서 보인 바와 같이, 일반적인 LOCOS공정에는, 필드산화공정 진행시 질화막(12)의 언더레이어인 패드옥사이드(SiO₂)막(14)을 통한 측면산화에 기인한 버즈빅(16)이 길게 성장되고, 필드이온주입으로 주입된 불순물이 활성영역(소자를 형성할 영역)으로 확산되어 활성영역의 면적을 축소시키는 문제가 있다.

LOCOS공정의 이러한 문제들을 해결하기 위하여, 제2도에서 보인 바와 같이, 질화막(21)의 언더레이어인 패드옥사이드(SiO₂)막(24)을 통한 측면 산화에 기인한 버즈빅 성장을 억제하기 위하여 옥시데이션 마스크인질화막(21)과 (SiO₂)막(24) 사이에 폴리실리콘버퍼레이어(23)를 한층 더 사용한 폴리 실리콘버퍼드 LOCOS 방법(1988, 1EDM, P100)이 제안된 바 있다.

그러나, 이러한 개량되고 있는 LOCOS 방법 계열의 격리방법에도 각각의 격리방법마다 해결해야 할 과제들이 있다. 즉, 폴리실리콘버퍼드 LOCOS의 경우에 있어서는, 필드 옥사이드 버즈빅(26)은 어느정도 줄어들지만, 필드옥사이드의 상부(실리콘 기판 표면으로부터 돌출된 부위)가 매우 크기 때문에 LOCOS공정 이후, 게이트라인 형성, 배선층 형성, 등의 공정을 진행할 때 포토레지스트상에 일정한 해상도를 갖는 패턴형성이 어렵고, 또한 서브스트레이트의 표면으로부터 필드옥사이드가 깊이 형성되지 못하기 때문에, 기생 필드트랜지스터의 채널길이가 짧아져서 펀치드로우 특성이 저하되어 격리도가 나쁘게 되는 문제점을 갖고 있다.

이외에도 종래의 LOCOS 방식에서 큰 문제점은, 고집적 소자에 적합하도록 액티브의 폭과 길이의 크기를 줄였으나 필드옥사이드의 두께는 줄어들지 않게하고 기존과 동일한 히트 사이클을 가지며 소트 채널 이소레이션 스페이스에서의 관통(펀치 드로우) 전압의 안정적 유지를 위한 고농도의 채널 스톱 이온 주입을 실시하여야 한다는 점이다. 그러므로 필드영역의 고농도 채널 스톱 도판트(불순물)가 기존과 동일한 길이로 액티브영역으로 측면확산되게 되어 이로 인하여 실질적인 액티브 영역의 폭의 감소량은 기존과 동일하게 된다. 그러나 집적도 증가에 따라 디자인상의 액티브 폭도 디자인 룰에 의거하여 크게 줄어들게 되었고(예를 들면 64M DRAM급)소자의 액티브영역의 폭은 0.4㎛)이다, 액티브영역의 폭 대비 액티브 영역의 채널 스톱 도판트의 측면확산량는 기존에 비하여 상당한 액티브영역폭의 손실을 초래하게 되었다. 예를 들면 제3도에서 보인 바와 같이, 0.4㎛로 디자인된 액티브 폭(W)과 액티브영역의 길이(L)를 가진 경우에양이 0.1㎛만 되어도 양쪽 사이드에서 확산되어 엔크로치먼트가 이루어지기 때문에 0.4~2=0.2㎛가 된다. 그러나 실제로 기존의 LOCOS의 경우 5000Å 두께의 필드옥사이드를 형성하면의 값이 0.15 내지 0.2㎛로 평가되고 있다. 따라서, 액티브 폭이 줄어들게 되면 트랜지스터의 소오스와 드레인 간을 흐르는 전류의 량이 제한을 받게 되어 전류구동능력의 저하 및 트랜지스터의 문턱전압의 상승 효과로 인하여 트랜지스터의 전체적인 성능저하를 가져오게 된다.

그러므로 종래의 방식의 LOCOS의 격리 방법은 위에서 설명한 바와 같이, 고집적도를 요하는 반도체 디바이스에서 소자를 격리하는 기술로 이용하기 위하여는 해결하여야 할 문제가 많이 있다. 요약하면 소자형성 영역이 사진식각 공정에서 이루어진 임계치수보다 작게 형성되어 제품 제조시 설계한대로 공정을 할 수 없다. 또 버즈빅이 크게 형성되어 소자형성 영역이 더욱 작아지고 제품의 전기적 특성을 만족시키지 못한다는 문제점이 있다.

본 발명의 목적은 LOCOS 기술을 개량하여 기존의 문제점인 활성영역으로의 버즈빅성장을 최대한으로 감소시켜서 액티브영역의 축소를 막기 위한 것이다.

본 발명은 필드산화막의 버즈빅의 성장시 통로역할을 하는 패드산화막을 노출되지 아니하도록 폴리실리콘으로 막아서 산화공정을 실시하여 버즈빅 성장을 감소시킨다.

제4도를 참조하면서 본 발며의 일 실시예를 설명한다.

먼저 제4도의 (a)에서 보인 바와 같이, 실리콘 기판(41)에 완충 산화막(42)을 형성하고, 그 위에 실리콘질화막(43)을 형성한다.

다음에 제4도의 (b)에서 보인 바와같이, 질화막(43)위에 포토레지스터를 코팅하여 노광현상공정으로 액티브 패턴을 정의하고, 레지스터 패턴(44)을 마스크로하여 상기 질화막(43)과 완충산화막(42)을 비둥방성 식각하여 제1필드영역(50)을 노출시킨다.

이어서 제4도의 (c)에서 보인 바와같이, 포토레지스터 패턴(44)를 제거하고, 폴리실리콘(45)을 소정 두께(약 200Å)로 데포지션한다. 그러나 500Å을 초과하지는 않게 한다.

다음으로, 제4도으 (d)에서 보인 바와같이, 다시 감광제(46)를 이용한 사진식각 공정으로 제1필드영역(50)보다 조금 작게 제2필드영역(52)을 정의하고 폴리실리콘막(45)을 식각하여 실리콘 기판(41)을 노출시킨후 필드 이온주입 공정을 실시한다. 이 이온주입공정은 감광제 제거후에 실시하여도 된다.

이어서 제4도의 (e)에서 보인 바와 같이, 감광제(46)를 제거하고, 제4도의 (f)에서 보인 바와 같이, 필드 산화 공정을 실시하여 필드산화막(47)을 형성한다. 이 때 폴리실리콘 막도 산화되어 실리콘 산화막(45')으로 변한다.

그 후, 제4도의 (g)에서 보인 바와 같이, 불산처리하여 질화막 표면의 산화막(45')을 제거한다. 마지막으로 제4도의 (h)에서 보인 바와같이, 표면의 질화막(43)을 제거하고, 완충산화막(42)을 제거하여 격리산화막(47)과 실리콘 기판(41)이 표면에서 구분되는 결리공정을 완료한다.

또 다른 실시예로는 먼저번 실시예의 제4도의 (c)까지의 공정 즉 실리콘 기판(41)에 완충 산화막(42)을 형성하고, 그 위에 실리콘 질화막(43)을 형성한 다음에, 질화막(43) 위에 포토레지스터를 코팅하여 노광현상공정으로 액티브 패턴을 정의하고, 레지스터 패턴(44)을 마스크로하여 상기 질화막(43)과 완충산화막(42)을 비등방성 식각하여 제1필드영역(50)을 노출시키고, 포토레지스터 패턴(44)를 제거하고, 폴리실리콘(45)을 소정 두께(약 200Å)로 데포지션하는 단계까지를 실시한 다음, 제5도에서 보인 바와 같이 실리콘막을 에치백하여 필드영역주변의 액치브영역 측벽에 폴리실리콘사이드월 사이드월(45)을 형성한다. 이렇게 필드영역이 폴리실리콘 사이드월(45)에 의하여 좁아진 제2필드영역을 형성한 후, 필드 이온주입 공정을 실시하고, 산화 공정을 실시하여 필드산화막(제4도 47참조)을 형성한다. 이 때 폴리실리콘 사이드월(45)막도 산화되어 실리콘 산화막(45)으로 변한다.

그 후, 표면의 질화막(43)을 제거하고, 완충산화막(42)과 사이드월 산화막(45)을 제거하여 격리산화막(47)과 실리콘 기판(41)이 표면에서 구분되는 결리공정을 완료한다.

이렇게 하므로서 필드산화막 형성시 소자형성부(액티브영역)과 필드 격리 산화막 경계부에 있는 다결정 실리콘 때문에 질화막이 들리며 산화막이 성장되어 들어가는 것(버즈빅)을 차단 시켜준다.

본 발명은 소자 형성부를 격리 시키는 산화막 형성시 문제되는 소자형성부의 축소를 제거하므로, 고집적 반도체(1u 이하 임계 치수)의 소리격리 방법에 효과가 크다. 그리고 감광제가 있는 상태에서 불순물을 주입할 수도 있고, 감광제를 제거후에 주입할 수도 있어, 주입되어야 할 부위가 감광제로 차단되는 것을 막을 수 있다.

Claims (6)

1. 반도체 기판에서 소자영역을 서로 격리시키기 위한 방법으로서, 가) 실리콘 기판에 완충 산화막을 형성하고, 그 위에 실리콘 질화막을 형성한 후, 사진 식각 공정으로 이 질화막과 완충산화막을 비둥방성 식각하여 제1필드영역을 노출시키는 단계, 나) 폴리실리콘을 소정 두께로 데포지션하여 폴리실리콘막을 전면에 형성하고, 사진식각 공정으로 이 폴리실리콘막을 식각하여 제1필드영역보다 조금 좁은 제2필드영역을 노출시키는 단계, 다) 필드 이온주입 공정을 실시한 후, 필드 산화 공정을 실시하여 필드산화막을 형성하는 단계를 포함하여 이루어지는 반도체소자격리방법.
2. 제1항에 있어서, 상기 나)단계에서 폴리실리콘막은 500Å 이하의 두께로 형성하는 것이 특징인 반도체소자격리방법.
3. 제1항에 있어서, 상기 다)단계 후에 상기 필드산화공정시 산화된 폴리실리콘막과 질화막 및 완충산화막을 제거하는 단계를 추가로 포함하는 것이 특징인 반도체소자격리방법.
4. 반도체 기판에서 소자영역을 서로 격리시키기 위한 방법으로서, 가)실리콘 기판에 완충 산화막을 형성하고, 그 위에 실리콘 질화막을 형성한 후, 사진 식각 공정으로 이 질화막과 완충산화막을 비등방성 식각하여 제1필드영역을 노출시키는 단계, 나) 폴리실리콘을 소정 두께로 데포지션하여 폴리실리콘막을 전면에 형성하고, 이를 비등방성식각하여 필드영역주변의 액티브영역 측벽에 폴리실리콘사이드월 사이드월을 형성하여 이 폴리실리콘 사이드월에 의하여 제1필드영역보다 좁아진 제2필드영역을 노출시키는 단계, 다) 필드 이온주입 공정을 실시한 후, 필드 산화 공정을 실시하여 필드산화막을 형성하는 단계를 포함하여 이루어지는 반도체소자격리방법.
5. 제4항에 있어서, 상기 나)단계에서 폴리실리콘막은 500Å 이하의 두께로 형성하는 것이 특징인 반도체소자격리방법.
6. 제4항에 있어서, 상기 다)단계 후에 상기 필드산화공정시 산화된 폴리실리콘막과 질화막 및 완충산화막을 제거하는 단계를 추가로 포함하는 것이 특징인 반도체소자격리방법.