JPS61141151A - Ｃｍｏｓ回路の能動領域間を分離する絶縁層の形成方法と製造方法 - Google Patents

Ｃｍｏｓ回路の能動領域間を分離する絶縁層の形成方法と製造方法

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JPS61141151A JP60277795A JP27779585A JPS61141151A JP S61141151 A JPS61141151 A JP S61141151A JP 60277795 A JP60277795 A JP 60277795A JP 27779585 A JP27779585 A JP 27779585A JP S61141151 A JPS61141151 A JP S61141151A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＶＬＳＩ技術によるＣＭＯＳ回路を製作す
るシリコン基板に回路の能動領域を分離する絶縁層を形
成させる方法およびこの方法によりＣＭＯＳ回路を製造
する方法に関するものである。
〔従来の技術〕
集積回路内に存在する能動領域例えばトランジスタ相互
間を絶縁分離する方法はいくつか提案されている。最も
良く知られているのはＬＯＣＯ８法であって、例えば窒
化シリコンの酸化マスクを使用して分離区域を熱酸化す
る。その詳細は文献「フィリップス　リナーチ　レボー
ツＪ　（ＰｈｉｌｉｐｓＲｅｓｅａｒｃｈ　ＲｅＰｏｒ
ｔｓ　）　Ｖｏｌ、　２６．４３．　１９７１年６月、
１５７〜１６５ページ）に発表されている。
標準的なＬＯＧＯ８技術では強い横方向回り込み酸化に
より鳥のくちばしと呼ばれているものが形成され、又フ
ィールド注入イオンの横方向拡散が起るため１５μ簿以
下の絶縁分離間隔を作ることは極めて困難である。上記
の文献にはこの１鳥のくちばし”と呼ばれているものの
形を拡散マスクに続いて酸化マスクとして使用される窒
化シリコン／　Ｓ　ｉ　Ｏ□層の構造化に際して回り込
みエツチングを行うことによって決定する方法が記載さ
れている。しかしこのようにして作られたフィールド酸
化膜は多数の結晶格子欠陥を示し、それを使用するデバ
イスの電気的パラメータを著しく悪化させる。別の難点
はリソグラフィ過程と窒化シリコン層のエツチングに際
して生ずる。
ＬＯＣＯ８技術のこのような限界を除くため種々の変形
ＬＯＣＯ８過程が提案されている。例えば５ＩＬＯ（！
ｅａｌｃｄ　ｊｎｔｔｒｆａｃｅ　ｊｏｃａｌ　２ｘｉ
ｄａｔｉｏｎ）技術（二よりプラズマ生成窒化シリコン
と低圧ＣＶＤによる酸化物と窒化物から成るナンドウィ
ッチ構造によって結晶欠陥を除き電気的パラメータを改
善することは文献「アイ・イー・ディー・エム　テクニ
カル　ダイジエス）Ｊ（ＩＥＤＭＴｅｃｈｎｉｃａｌ　
Ｄｉｇｅｓｔ　）　　１９８２．　２２０〜２２３ベー
ジ）に発表され公知である。
別の同種方法が同じ文献の２２４〜２２７ページに記載
されている。そこでは側壁マスキング絶縁分離と呼んで
いる技術が利用されているうζこれはマスキング層内に
生ずる応力が斜めエツチングとそれに続くマスク層被覆
によって打消されることに基くものである。この方法に
よってもサブミクロン領域の絶縁分離は達成不可能であ
る。
原理的にはこのような絶縁分離に対しては”溝技術”と
呼ばれているものが有効であるが（米国特許第４１３９
４４２号参照）、この技術は実施。
が困難で補助のマスキング工程が必要となり高価となる
。
ＶＬ８　Ｉ回路の絶縁分離に対する１溝技術”は文献［
アイ・イー・イー・イー　トランサクションオン　エレ
クトロン　デバイセスＪ　（ＩＥＥＢＴｒａｎｓａｃｔ
ｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　）
　ＥＤ−２９、（４）、１９８２．５４１へ５４７ペー
ジにより公知である。この場合回路の能動領域は全面的
に設けられた絶縁層の一部をエツチングにより除去する
ことによって画定される。
〔発明が解決しようとする問題点〕
この発明は、ＶＬＳＩ技術によるＣＭＯＳ回路の製作に
際して著しく狭い絶縁分離間隔を与える直接モート技術
と呼ばれている技術を改良することにある。
〔問題点の解決手段〕
この発明は、最小絶縁分離間隔を必要とする回路区域に
おいて能動区域を溝の形で絶縁分離層にエツチングによ
って作り、残りの回路区域においては能動領域間を分離
するフィーｒ酸化膜区域の形成にＬＯＣ（Ｊ８技術を利
用することを特徴とする。溝エツチングに対してｐ型皿
状領域へのイオン注入のマスキング）二値用されたｎ型
皿状領域上の酸化膜をフィールド酸化膜として使用する
こともこの発明の枠内にある。
〔発明の効果〕
この発明の方法の長所は次の通りである。
（１）溝エツチングは原理的にＬＯＧＯ８技術によるよ
りも狭い絶縁分離間隔を与えるから、最小の絶縁間隔を
必要とする個所例えばダイナミックＲＡＭのメモリセル
フイールドにおいて利用される。製作過程中のりソグラ
フイとエツチングに対する許容誤差例えば過剰照射又は
回込みエツチングによるものはＬＯＣＯ８法の場合能動
領域を縮小するが、溝エツチングの場合能動領域を拡げ
る。この効果がこの発明の基礎となっている。
（２１溝エツチングによる絶縁分離はｎ型皿状領域だけ
で利用されているから、そこでは著しく薄いフィールド
酸化膜で足りる（自己絶縁分離効果）。このことから製
作過程において二つの異ったフィールド酸化膜厚さが実
現する。ｎ型皿状領域において絶縁層縁端の形状形成の
問題は酸化膜の厚さの減少によって著しく緩和される。
（３１追加マスクを必要としない。
溝エツチング区域において絶縁分離層縁端の角を緩やか
にすることは数種類のエツチング法によって可能である
が、特に効果的なものとして乾式エツチングと湿式エツ
チングの刊合せが挙げられる。この場合最初に例えばト
リフルオルメタンと酸素の混合気体（ＣＨＦ、　十〇、
）中の乾式エツチングが実施され、続いて緩衝フッ化水
素酸中の湿式エツチングが実施される。
〔実施例〕
実施例についてこの発明を更に詳細に説明する。
この実施例はＣＭＯＳ過程においてｎＨ１１皿状領域内
に溝エツチングを行うものであって、第１１ｉＪ乃至第
７図にその経過と結果が詳細に示されている。
第１図はｎ型皿状領域上とｐ型皿状領域２をシリコン基
板３に作り、ｎ型皿状領域１の上に酸化膜４を作った後
のデバイスを示す。ｎ型皿状領域上は、基板の一部を除
いて残りの部分をマスクした後リンをイオン注入し注入
イオンを例えば３μｍだけ拡散させることによって作ら
れ、ｐ型皿状領域２は例えばホウ素イオンの注入によっ
て作られる。
第２図に示すように全面的に設けられた窒化シリコン析
出層５が構造化され、溝エツチングを実施するｎ型皿状
領域上は被覆され、ｐ型皿状領域２に対しては６として
示されているホウ素イオン注入が可能となる。ｎ型領域
ｌの縁端部の上方にある被覆層部分も露出している。
第３図に示すようにｐ型皿状領域２には、窒化シリコン
層５をマスクとして局所酸化（二よりフィールド酸化膜
区域７が作られる。
第４図に示すように例えば熱リン酸を使用して窒化シリ
コンマスク５を除去した後、ｎ型領域ｌ内に溝エツチン
グ１０によって能動領域が画定される。その際ｐ型領域
２と絶縁分離間隔８となる酸化膜４の部分はフォトレジ
ストマスク９によって覆われている。このエツチングは
次の２段階にに分けて実施される。
ｆａｌ　　Ｎ方性乾式エツチング；これで８ｉ０．層の
厚さが約３０へ５０ｎｍとなる。
ｆｂｌ　　例えば緩衝フッ化水素酸中の湿式エツチング
により３ｉ０．層が除かれる。後でメモリセル等の能動
素子が設けられるシリコン基板部分はこれによって乾式
エツチングの作用を受けない。
第５因にフォトレジストマスク９を除去した後のデバイ
スの断面を示す。各番号は第４図のものに対応している
。この製造過程の要点は皿状領域の適当なドーピングに
よりｎ型皿状領域】に対するフィールド・イオン注入（
例えばリンを使用する）が不要になるという事実である
。これはフィールド・イオン注入中のパイル・アップ効
果により寄生ｎチャネル・トランジスタに必要な表面ド
ーピングが実現することによるものである。このように
して作られた構造は続いて公知のＣＭＯＳ技術による工
程に従って処理される。
第６肉に最初に乾式エツチング、続いて湿式エツチング
が実施された構造を示す。この形態は乾式エツチングに
際して時として生ずる基板の損傷が避けられるという利
点がある。
第７図は逆の順序で行われたエツチングの結果を示す。
この方法には絶縁分離間隔の幅に対する許容誤差が第６
因の場合よりも小さくなるという利点がある。しかし基
板の損傷の問題のため第７図の場合には工程が複雑とな
り、例えば補助的の酸化処理が必要となる。両方の方法
を組合わせて使用することも可能である。
【図面の簡単な説明】
第１図乃至第５図はこの発明による方法の種々の段階に
おいてのデバイスの断面構成を示し。 第６図と！’ｒ７ｒＩ！Ｊはこの発明の方法によって作
られるエツチング構造の二側を示す。ｑ！ｒ図面におい
てｌ・・・　ｎ型皿状領域、　　２・・・　ｐｆｊｌ１
皿状領域。 ３・・・　シリコン基板、　　４・・・酸化物層、　５
・・・窒化シリコンマスク層％　　７・・・フィールド
酸化膜区域、　　８・・・絶縁分離間隔、　　１０・・
・エツチング溝。

Claims (1)

  1. 【特許請求の範囲】 １）最小の絶縁分離間隔（８）を必要とする回路区域に
    おいて能動領域の区域を溝（１０）の形でエッチングに
    よつて作り、その他の回路区域に対しては能動領域を分
    離するフィールド酸化膜区域（７）の形成がＬＯＣＯＳ
    法によることを特徴とするＶＬＳＩ型ＣＭＯＳ回路用の
    シリコン基板に回路の能動領域間を分離する絶縁層を形
    成させる方法。 ２）溝（１０）のエッチングに対してｐ型皿状領域（２
    ）においてのイオン注入（６）のマスキングに使用され
    たｎ型皿状領域（１）上の酸化膜（４）がフィールド酸
    化膜として使用されることを特徴とする特許請求の範囲
    第１項記載の方法。 ３）フィールド酸化膜として作用する絶縁層（４）にフ
    ォトリソグラフィにより溝（１０）を形成させる際乾式
    エッチングと湿式エッチングが組合せて使用されること
    を特徴とする特許請求の範囲第１項または第２項記載の
    方法。 ４）最初にトリフルオルメタンと酸素の混合気体（ＣＨ
    Ｆ＿２＋Ｏ＿２）中の乾式エッチングが実施され、続い
    て緩衝フッ化水素酸中の湿式エッチングが実施されるこ
    とを特徴とする特許請求の範囲第３項記載の方法。 ５）次の工程段： （ａ）ｐ型にドープされた基板（３）のｎ型皿状領域と
    なる区域を除く残りの区域をマスクした後リン又はヒ素
    のイオン注入と注入されたイオンの拡散によつてｎ型皿
    状領域（１）を形成させる、 （ｂ）イオン注入マスクを除去した後酸化処理（４）を
    実施する、 （ｃ）ホウ素イオン注入の量とエネルギーを調整してｎ
    型皿状領域（１）よりも小さい侵入深さをもつてｐ型皿
    状領域（２）を形成させる： （ｄ）窒化シリコン層（５）を析出させそれに構造を作
    つてｎ型皿状領域（１）が被覆され、ｐ型皿状領域（２
    ）ではフィールド・イオン注入（６）を行う区域だけが
    露出して能動領域が画定されるようにする、 （ｅ）ホウ素によるフィールド・イオン注入（６）を実
    施する、 （ｆ）窒化シリコン層（５）をマスクとして局部的の酸
    化によりｐ型皿状領域（２）内にフィールド酸化膜区域
    （７）を作る、 （ｇ）窒化シリコン・マスク（５）を除去する、（ｈ）
    ｐ型皿状領域（２）と残りの区域を予めフォトレジスト
    層（９）でマスクした後溝エッチングによりｎ型皿状領
    域（１）内に能動領域を画定する、 によることを特徴とする基板内に導電型を異にする皿状
    領域を備えるＣＭＯＳ回路の製造方法。
JP60277795A 1984-12-13 1985-12-09 Ｃｍｏｓ回路の能動領域間を分離する絶縁層の形成方法と製造方法 Pending JPS61141151A (ja)

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DE (1) DE3572086D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5776812A (en) * 1994-03-30 1998-07-07 Nippondenso Co., Ltd. Manufacturing method of semiconductor device
US5780324A (en) * 1994-03-30 1998-07-14 Denso Corporation Method of manufacturing a vertical semiconductor device
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8700541A (nl) * 1987-03-06 1988-10-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden.
US5123994A (en) * 1989-05-30 1992-06-23 Motorola, Inc. Ramped oxide formation method
EP0511877A1 (en) * 1991-05-01 1992-11-04 STMicroelectronics, Inc. Manufacture of CMOS devices
US5525823A (en) * 1992-05-08 1996-06-11 Sgs-Thomson Microelectronics, Inc. Manufacture of CMOS devices
JPH08306914A (ja) * 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5610079A (en) * 1995-06-19 1997-03-11 Reliance Electric Industrial Company Self-biased moat for parasitic current suppression in integrated circuits

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL164424C (nl) * 1970-06-04 1980-12-15 Philips Nv Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag.
NL7113561A (ja) * 1971-10-02 1973-04-04
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4170492A (en) * 1978-04-18 1979-10-09 Texas Instruments Incorporated Method of selective oxidation in manufacture of semiconductor devices
US4490736A (en) * 1979-04-23 1984-12-25 Texas Instruments Incorporated Semiconductor device and method of making
JPS55156366A (en) * 1979-05-24 1980-12-05 Toshiba Corp Semiconductor device
US4325169A (en) * 1979-10-11 1982-04-20 Texas Instruments Incorporated Method of making CMOS device allowing three-level interconnects
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4418094A (en) * 1982-03-02 1983-11-29 Texas Instruments Incorporated Vertical-etch direct moat isolation process
US4454648A (en) * 1982-03-08 1984-06-19 Mcdonnell Douglas Corporation Method of making integrated MNOS and CMOS devices in a bulk silicon wafer
JPS5955054A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置の製造方法
US4484978A (en) * 1983-09-23 1984-11-27 Fairchild Camera & Instrument Corp. Etching method
DE3340560A1 (de) * 1983-11-09 1985-05-15 Siemens AG, 1000 Berlin und 8000 München Verfahren zum gleichzeitigen herstellen von schnellen kurzkanal- und spannungsfesten mos-transistoren in vlsi-schaltungen
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4561170A (en) * 1984-07-02 1985-12-31 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
US5776812A (en) * 1994-03-30 1998-07-07 Nippondenso Co., Ltd. Manufacturing method of semiconductor device
US5780324A (en) * 1994-03-30 1998-07-14 Denso Corporation Method of manufacturing a vertical semiconductor device

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