JPS5955054A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5955054A
JPS5955054A JP57164832A JP16483282A JPS5955054A JP S5955054 A JPS5955054 A JP S5955054A JP 57164832 A JP57164832 A JP 57164832A JP 16483282 A JP16483282 A JP 16483282A JP S5955054 A JPS5955054 A JP S5955054A
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film
region
mask
impurity
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Koichi Nagasawa
幸一 長沢
Shuji Ikeda
修二 池田
Norio Suzuki
範夫 鈴木
Yoshio Sakai
芳男 酒井
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製雨方法に′−シ、特にＭＯ’Ｓ
　（Ｍｅｔａ　ｌ′Ｑｘ　ｉ　ｄ’ｅ”Ｓｅｍ’ｉ　ｃ
ｏ’？ｄ’ｕｃｔ”′６ｒ’　）”ｆｊｊｊトランジ亥
夕÷構成される′ＭＯ□Ｂ積回鼻装曹の製造方法に関す
る。　　　　　　　　□ＭＯ８集積回路装置において、
Ｐ≠′￥ネ〃とＮチャネルの異なった灸つめチャネ邦伝
ｉ紬を肴するＣ　Ｍ　ＯＳ　（Ｃｏｍｐｌｅｍ品ａｒｙ
　”ＭＯ’Ｓ　’）は；−一電力麻非誉に少なく、動作
速度が蓮ψ等の一暦糸ありＪ種々め面鮎に使扇遅れてい
木。　□。ＯＣＭＯ□Ｓ＋製造舅法と、ては、□Ｎ却本
ｉ友びＰ型しニル−邊上にゲート電極とｈるｉリシ□′
□ｌ）壬ンーを措晟亡、□Ｐｍつ立ルｉ域上を４ｓ学晶
嫌箱成長技術（ＣＶＤ技術）による＄１０．膜で選ｉ晶
に、いよ１ｃｖｎＫ、する糾机藤そ−ゎλて（・ないＮ
型基板に上記Ｓｉｎ、膜をマスクとしてボロンを：拡散
してＰ・型のソー〜及びド□し身ンー碇砺形成し、その
桜上記Ｃ’ＶＤによ鬼ｓｔｏ’を膜を除去しＰ型ウェル
領域が形成されていないＮ型基板表面なＣＶ　ｌ）によ
るＳｉｎ、膜で選択的に覆いこのＳｉＱ□膜をマスクと
して上記Ｐ型ウェル領域表面にリンを拡散してＮ型のソ
ース、ドレイン領域を形成し５そして、上記リン拡散時
マスクとしたＣ　Ｖ　Ｉ）による５ｉ０２膜を除去し、
てパッシベーション膜とし′（の新たなり　Ｖ　Ｄによ
るＳｉｎ、膜を形成し、このＣＶＤによる５ｉ０２膜に
コンタクト部な形成し１層蒸着後ホトレジエツチングを
紬しＡＢ庵極を形成する方法が一般的に実施されている
。
しかし、この方法においては次に述べるような問題点が
生じることが本発明者等によって明確にされた。すなわ
ち、上記ＣＶＤによるＳ１０．膜を除去する時にその下
地のフィールドＳ　ｒ　（％膜も除去され、それによっ
てフィールド５ＩＯｔ膜表面に段差が生じ、このフィー
ルド５ｉ０２膜上ＫＡ−ｇ配線等を形成した場合上記段
差によりＡ、ｇ配線の段切れという問題が生じる。これ
は。特に上記フィールドＳｉｎ、膜ヒにポリシリコン膜
の配ｓｎ形成した場合顕著に生じる。なぜなら、上記ポ
リシリコン膜の配線下のフィールドＳｉｎ、膜がサイド
エツチングされこの部分におけるフィールド５ｈｏｔ膜
表面の段差（ポリシリコン膜配線表面からサイドエツチ
ングさｎたフィールドＳｉＱ、膜表面までの距離）はよ
り急函爽になり上記したＡ１配線の段切れはより起りや
すくなるからである。
又、近年ポリシリコン膜の２層構造をＣＭＯ８に用いろ
ことが偵知されており、本発明者等も上記２層構造のＣ
ＭＯ８を何党製造したところ、」二層したようなフィー
ルドＳｉｎ、膜表面の段差部に２層めポリシリコン膜が
イ」着し、２層めポリシリコン膜のフォトエツチング時
上記段差部に付着したポリシリコン膜が充分除去さ朴ず
、この付着したポリシリコン膜によって２層めポリシリ
コン膜（配線）間でリーク電流が流れてしまうという問
題が発生することがわかった。この問題を防ぐ手段とし
て、−ト記ポリシリコン膜の配線間隔を広くすることが
考えられるが、配線領域が広くなり集積密度を向上する
上での妨げと１ｊってしまう。
さらに、上記ポリシリコン膜２層構造のＣＭＯＳを製造
（〜ようとする場合、上記したようにＮ　型ソース、ド
レイン領域形成工程及びＰ＋型ソース、ドレイ／領域形
成工程においてそれぞれＣＶＤによる８ｉ０□膜をマス
クとして用いかつ２このマスクとなるＣ　Ｖ　Ｉ）のＳ
ｉＱ□膜以外に新たなＣＶ　ＤＳｉｎ、膜を第１層めポ
リシリコン膜と第２層めポリシリコン膜との間の層間絶
縁膜として用いるため工程が複雑となってしまう。
本発明は上記（〜た種々の欠点を解決するために成さｔ
またものでありその第１の目的はフィールド膜表面がエ
ツチングされることにより生じる段差ななくすことがで
さる半導体装置の製造方法を提供することである。又、
第２の目的は、工程を複雑にすることなく簡単なプロセ
スで多層構造の半導体装＠な製造することができる製造
方法を提供することである。
以下本発明の一実施例を第１Ａ図乃至第１Ｎ図に基づき
説明する。
まず第１Ａ図のように、Ｎ−型シリコン基板１（比抵抗
８〜１２Ω−ｍ）の−主面を熱酸化して厚さ４３０Ａの
５ｉＱ２膜２な成長させ、更にこの」二に化学的気相成
長技術（ＣＶＤ技術）で成長させたｓｉ、Ｎ、ヲフォト
エッチングでパターニングシテＳ　ｉ　、Ｎ４膜３から
なる耐酸化マスクを形成する。
次いで上記Ｓｉ３Ｎ４膜３をマスクにリンイオンを１２
５ＫｅＶ、２Ｘ１０１２７ｄで基板１表面に打込み２更
に第１Ｂ図のように、そのイオン打込Ｎ４上を選択的に
酸化して厚さ１２００ＡのＳｉｎ、膜５を成長させる。
次いでＳｒ、Ｎ、膜３をエツチングで除去し、更にボロ
ンイオン６を６０ＫｅＶ、３Ｘ１０’／ｍで打込み、第
１Ｃ図のように、薄いＳｉｎ、膜２下にのみボロン打込
み層７を形成する。
次いでＮ２中で１２００Ｃ，６時間の熱処理によって各
イオン打込み層４．７の不純物を深く拡散させ、第１Ｄ
図のようＶＣ，Ｎ型ウェル領域８及びＰ−型ウェル領域
９を夫々形成する。しかる後。
化学的気相成長技術（ＣＶＤ技術）で全面にＳ　ｉ、Ｎ
。
膜１０を被着する。
次いで第１Ｅ図のように、素子領域な画定するパターン
にｓ　ｔｓＮ＋Ｍ　１　ｏをフォトエツチングで加工し
、更正薄い’８ｉ０．膜２’を通し七のみボロンイオン
１１’ｆＬ−６”６　Ｋａ　Ｖ、　３’Ｘ’Ｉ　Ｏ”／
ｃｌ／ｌテシリコン基板′１に打込み、チャネ彫ストッ
パ用のイオン行込み吻１２を形成する。□　　　　・ 次いでＳｉ３Ｎ、膜１０をマス多に公知の選択酸化な織
し、第１Ｆ図のよ□うに！厚さめ９５０笥λのフィーミ
ド８　ｒ　０２膜１４な選択的に成長させると同時に、
その直下にｐ型チ等ネルス１ツバ領域１３を形成する。
しかる後上記Ｓｉ　、”Ｎ、’膜１０をエツチングで除
去し、さらに主起Ｓｉ、Ｎ、膜讐０′下の５ｉｆ２膜２
．５４）エツチレタで除去する。そし七、酸化処理によ
□って、上船５ｔｓＮｎ膜１０及びＱｉ”Ｏｔ膜２゜５
バ除去された細分に厚き約３５□６λめグニト酸化膜１
５を形成する。どのようにして形成されたゲート酸イし
膜１５下のＰ−型ウニ多領域９め部分及びＮ珈つェル領
域８の部分を素子形成領域と呼ぶ。　　　　　　□ 次いで第１Ｇ図のように化学的気相成長技術（ＣＶＤ技
？Ｉ＃）で上記素子形成領域上及びライール□ドＳ”ｉ
’　Ｃ）、膜１４上全面に厚さ４０００＾のボ□リシ’
Ｉ）’−ｘン膜す晟長尿騒る二□そして、このボリン□
り占ン膜にリンネ鈍物をｍ人−て−重性な与えそあ後ラ
オト仝ツ≠ングでバターニングして、各ＭＩ８ＰＥφの
□グー＋４極１６．１？及びボリシ＋ｊコン配線１８と
なるポリシリ１シ藤を形成する。なお。
このポリシリコン膜形成肋にＶ　制ｗＪ用のボロソイオ
ンな上記素子形成領域表面に打込んでおいても良い。
次いせ第１′Ｈ図のように、８７５ｔｌ：’で１０分間
スチ］ムー化して□上記ポリシリコン膜ｉ６’、１７゜
１ｇ表面に約４００７Ｖの厚□さの酸化膜２３を形成す
る。
次イテ、　ＣＶ　Ｄ　技？Ｎ　Ｋ　、Ｊ：　ッテｓ　ｉ
　３Ｎ４　膜１９をＰ−型ウエル領域９及びＮ型ウェル
領域８上に形成する。　　　　　　　　′ そして、Ｓｒ’、Ｎ４膜１９をホトレジスト膜を使用し
て選択的に除去して所定め形状にバターニングする。こ
の状態で上記Ｓｉ、Ｎ、膜１９なマ艮りに１てＰ−型ウ
ェル領域９中にＮ型不鈍物″（ヒ素）のイオンビーム２
０を８０ＫｅＶす１０”／ｄで照射して、ゲート電極１
７０両側の゛Ｐ−ｌウェル領域９表面にソース及びドレ
イン領域１となるヒ素打込み層２１．２２を形成する。
この不純物の導入法としてはイオン打込ル級が好ましい
６’％　Ｌ熱拡散法によって行っても良い。この場合は
拡散時又は拡散前にソース、ドレイン領域となるＰ−１
つ玉ル領域９表面のＳｉｎ、膜１５を選択−に除去する
必要がある。□ 次に第１Ｉ図に示すようにＮ型ウェル領域８上及１ｆｆ
Ｐ−型ウエル領域９上全面に化学的気相成長技術でＳｉ
ｎ、膜２−を形成する。との：膜としてはリンシリケー
トガラス膜を用い”ｌ良Ｉ、′１゜そして、□第１Ｊ図
に示すＪ５ＫＪ王記訂０！膜２４のうちＮ型りエ多領緘
―上あ部分めみなエレチングで除去し８次いでその下？
＞Ｓｒ＠Ｎ、膜［９を除去する。そして、′窒素雰囲気
宅アニール処理なすることにより主船ヒ素打込み層２１
．２２の不純物を引き伸し拡散してＮ型のシニスー城２
５及びドレイン領域２６を脇成する二さらに、上記ｐ−
型ウエル領域９上に残ったＳｉＯ□膜２４全２４クにし
て、Ｎ型ウェル−域８表面−慴４ン２７編３０Ｋｅｖ、
１．５×１０１１１／ｄで照射し、ゲートｘｉ１６及び
その側面の８ｉ０．膜２３をマスクとして。
ゲニト電極ｉ　６ｖ’ｈ側にソース及びドレイン領域と
なるボ・ン打込み層２８ｇ２９を夫々形成等る。
そして、第１Ｋ図に示すようにソース領域２５及びドレ
イン領域２６１ポリシリコン配線１８上のＳｉＱ、膜２
４．２３．１５をフォトエツチングで除去した後、全面
に化学的気相成長技術に１つてポリシリ・ン膜３８を蒜
さ２ｏｏｏλに付着させ東。　“ 次いで第１Ｌ図のように、ポリシリコン膜３０をフォト
エツチングで加工して各ポリシリコン膜３１．３２．３
３，３４な夫々形成する。
次いで第１Ｍ図のように、化学的気相成長技術’ｆｆ１
ｓｉＯ−膜３５及びＩ）：ｙｉ５．″膜３６を被着後・
フォトエツチングで！ロエして各コンタクトホールこの
アニールによって、上記ボロン打ち込み層２８．２９が
引き伸し拡散されＰ型のソース領域３７、ドレイン領域
３８が形成される。
次いで第１Ｎ図のように、真空蒸着技術で付着させたア
ルミニウムなフォトエツチングで加工して各アルミニウ
ム配線５０，５１，５２，５３゜５４を夫々形成する。
更に、４５０ｔＴで６０分。
Ｈ，中でのアニール後に、全面にファイナルバッジベー
ジコン膜を被せ、製造プロセスケ完了する。
以上のような本発明によれば、第１Ｈ図で示した工程の
ようにＰ−型ウェル領域９にＮ型不純物をイオン打ち込
みする時のマスクとしてフィールド５１０２膜１４とは
エツチングレートに差がある５７３Ｎ４膜１９を用いて
いるため、このＳｉ、Ｎ４膜１９除去時下地のフィール
ドＳｉＱ□膜１４はエツチングされず、又、Ｎ型ウェル
領域８へのＰ型不純物のイオン打ち込み時のマスクとな
るＣＶＤ５ｉｎ、膜２４はＰ型不鈍物イオン打ち込み後
も層間絶縁膜として残しでお（ため、１；′地のフィー
ルド８　ｉ　０２膜１４はエツチングされない。従って
。
フィールド５ｉｎ２膜１４表面に段差が生じることはな
（、このフィールド５ｉＱ２膜上に形成したＭ配線の段
切れ又はポリシリコン配線間のリーク電流発生等を防ぐ
ことかできる。さらに、従来のようにＰ型不純物導入時
のマスクを除去して新たな層間絶縁膜な形成しないため
工程が複雑とならない。特にポリシリコツ２層構造の０
ＭＯ８形成においては工程を複雑にすることな（形成す
ることができるため有効である。
本発明は上記した実施例に限定されず１種々変形するこ
とができる。例えば、」二記実施例ではポリシリコン膜
を使用する２層構造について説明したが。
本発明はポリシリコン膜以外の例えばモリブデンやタン
タルのような高融点金属層の多層構造や上記高融点金属
層とポリシリコン膜との多層構造を形成する場合にも応
用できる。父上記実施例では先にＮ″−不純物のイオン
打込みをしてＮチャンネル型ＭＯ８を形成しその後にＰ
″゛型不純物のイオン打込みをしてＰチャンネル型ＭＯ
８を形成する場合について説明したが、この逆の場合す
なわち、Ｐチャンネル型ＭＯ８のソース、ドレイ／領域
形成ｆｆ１Ｎチヤンネル型ｘｉ　ＯＳのソース、ドレイ
ン領域を形成することも可能である。この場合は、Ｐチ
ャンネル型ＭＯ８上に形成された絶縁膜をＮチャンネル
型ＭＯ８のソース、ドレイ／領域形成のマスクとして用
いると共にこの絶縁膜なそのまま残存させて層間絶縁膜
として用いることになる。
又、第１　Ｈ図に示したＳｉ、Ｎ４膜１９の代りにポリ
シリコン膜を用いても良い。要は下地の酸化膜（フィー
ルド５ｉ０２［）に比べてエツチングレ一トに差がある
ものであれば良い。
又、第１　Ｈ図に示した工程におい′〔、ポリシリコン
膜１６，１７．１８表面に形成する酸化膜は。
」１記したスチーム酸化による熱酸化膜に代えてＣＶＤ
　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉ
ｏｎ）法によって形成されるＳ　ＩＯ２膜を用いても良
い。しかしこのＣＶＤ法によるＳｉｎ、はオーバーエツ
チングな生じやすいため、熱酸化膜のほうが好ましい。
第１１図に示すマスク材料２４としては層間絶縁膜とし
２て使用でき、かつカバレッジがよく、質のよい膜を選
ぶことが必要である。好ましい具体的な材料と１−では
上記した一実施例に示すＣＶＤ法によるＳｉｎ、膜があ
るが、ＰＳＧ膜（リン・シリケルトガラス膜）も好まし
いものとして例示される。ナイトライド（ｓｉ、Ｎ、）
膜は界面でチャーシトラップを生じるので層間絶縁膜と
しては好ましくない。又、上記第１Ｉ図から第１Ｊ図に
示す工程を以下に示すような方法で行っても良い。すな
わち、第１Ｈ図に示すようにＳｉ３Ｎ４膜１９なマスク
にしてＮ型不純物イオン２０をＰ−型ウェル領域９表面
に打ち込んだ後、上記Ｓｉ、Ｎ４膜１９な熱燐酸で除去
し、その後Ｎ型ウェル領域８とＰ″″型ウェル領域９」
二全面に化学的気相成長技術で５ｉＱ２膜２４を形成す
る。そして、Ｎ型ウェル領域８上の上記Ｓ　ｉ　０２膜
２４を選択的に除去ｌ−で。
第１Ｊ図に示すＷｔ造と同様のものを得る。
上記した本発明は、特に、ＣＭＯ８回路を周辺回路に用
いて低消費電力化な計るスタティックＲＡＭに用いると
有効である。この場合、上記スタティックＩ（、Ａ　Ｍ
のメモリセルの負荷抵抗を２層めのポリシリコン層で形
成すれば、上記ＣＭＯ８回路を構成する２層めのポリシ
リコン層と上記負荷抵抗な構成する２層めのポリシリコ
ン層とな同時。
に形成することができ、複雑な工程な用いずに低消費電
力のスタティックＲ，ＡＭを形成することができる。又
、上記したスタティックＲＡＭに限ら−Ｊ’ＣＭＯＳ　
トバイボーラトランジスタとを同一基板に形成する半導
体集積回路装置に用いることもできる。その他、０ＭＯ
８によって形成される半導体装置であれば本発明な適用
することができる。
第１Ａ図乃至第１Ｎ図は本発明の−ｉ、二に従□ったＣ
Ｍ０８半導体装置の製造方法を示す各工程の断面図であ
る。
１・・・半導体基板、８・・・Ｎ型ウェル領域、９・・
・Ｐ−型ウェル領域、１４・・・フィールド絶縁膜、１
６．　　□１７・・・第１層ポリシリコン膜（ゲート！
ｌ極入１８・・・第１層ポリシリコン膜（ポリシリコン
配線）。
２４・・・層間絶縁膜、２５．３７・・・ソース領域。
２６．３８・・・ドレイン領域、１９・・・８ｉ３Ｎ４
膜、３１．３２，３３，３４・・・第２層ポリシリコン
膜。
３５・・・Ｓｉｎ、膜、３６・・・リンガラス膜、５０
゜５１．５２＊５３，５４・・・アルミニウム配線。
□ 第１Ａ図 ／ 第１Ｂ図 ４　　　　７　′ 第１Ｄ図 ／ 第・ＩＥ図 第　Ｉ　Ｆ　・図 第１Ｊ図 ２７ 第１Ｋ図 第１Ｌ図 第１ｓ図

Claims (1)

  1. 【特許請求の範囲】 １、半導体□基体□の一生一□〇−「の領域上：□に癲
    択的に第１のマ父ンを形成□し、１上艷−ｉｍの第２′
    の領域に上□記第１のマｘｐを用いて第ｊの不純物を導
    入し、上記第２の領−上に筆記第１の→スフとはエッチ
    ングレニトの異な不側２のマス身を診成し、１１ 上記第１のマスクが除去された第１の領域に上記第′２
    のマ）りを扇いて第２め不ｍｍｗｍ人することを特徴と
    する牟導体−着め製造方法。′□２、牟導−基体の一呈
    薗にす該−ｉｍｖ餉ｉの領域と第２の領域とに区分けす
    る絶縁膜を形成する工ｉ、上記第１め領域、）：に上記
    □絶線膜ｙは異りるエラチン夛し−トを有す”４航ｉの
    マ哀夛を形成する工程、上記第１のマスクを用いて上記
    第セの傾城に第１め不純物誉−入する工ｉ、上記−２′
    の領域上に上記絶縁膜逅はぼ同ヒ□エツチングレートを
    有する第２のマスクを形成する工程、上記第１の〜スフ
    が除去−１’Ｌｆｌ＝第１の領域□に呈１５ｍ２の□〜
    ス夛を用いて第２の不純物を導入する工程とを有するこ
    とな特徴ｉする牟導株装′習め製造方法二
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