JPS6218733A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6218733A JPS6218733A JP15861885A JP15861885A JPS6218733A JP S6218733 A JPS6218733 A JP S6218733A JP 15861885 A JP15861885 A JP 15861885A JP 15861885 A JP15861885 A JP 15861885A JP S6218733 A JPS6218733 A JP S6218733A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- silicide layer
- silicide
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８型半導体装置、特に、ポリサイド構造
を有するＭＯ８型集積回路装置の製造方法に関する。
を有するＭＯ８型集積回路装置の製造方法に関する。
昨今、ＭＯ８型集積回路装置の高速化・高密度化の進歩
はめざましく、ゲート電極、配線層の材料としても従来
のポリシリコンより、層抵抗が低い、ポリサイド構造が
用いらｎるようになってきた０ 従来、この種のポリサイド構造は、数千Ａのポリシリコ
ン層を被着後、層抵抗を下げるため、不純物をドープし
、前処理を行った後、シリサイド層をスパッタ又Ｆｉｃ
ＶＤ法で被着してい友。
はめざましく、ゲート電極、配線層の材料としても従来
のポリシリコンより、層抵抗が低い、ポリサイド構造が
用いらｎるようになってきた０ 従来、この種のポリサイド構造は、数千Ａのポリシリコ
ン層を被着後、層抵抗を下げるため、不純物をドープし
、前処理を行った後、シリサイド層をスパッタ又Ｆｉｃ
ＶＤ法で被着してい友。
上述した従来のポリサイド構造の製造方法では、ポリシ
リコン層と、シリサイド層の密着性が弱く、熱処理工程
に於いて、シリサイド層が、剥離してしまうという問題
点がある。
リコン層と、シリサイド層の密着性が弱く、熱処理工程
に於いて、シリサイド層が、剥離してしまうという問題
点がある。
一般に、酸化膜上に被着さｎたシリサイド層は、密着性
に乏しく、シリコンとメタルの組成比に於いては、メタ
ルの比率が大きくなるに従い、密着強度は著しく劣化す
る。
に乏しく、シリコンとメタルの組成比に於いては、メタ
ルの比率が大きくなるに従い、密着強度は著しく劣化す
る。
すなわち、従来のポリサイド構造の製造方法では、シリ
サイド層の被着前に、前処理を行ってはいるが、前処理
後に形成さｎるポリシリコン層の自然シリコン酸化膜は
除去できず、こｎが密着性劣化の原因と考えられる。
サイド層の被着前に、前処理を行ってはいるが、前処理
後に形成さｎるポリシリコン層の自然シリコン酸化膜は
除去できず、こｎが密着性劣化の原因と考えられる。
そこで通常は、シリサイド層のシリコンの比率を増やし
、密着性を高めているが、当然層抵抗は高くなってしま
う。
、密着性を高めているが、当然層抵抗は高くなってしま
う。
本発明によるポリサイド構造の製造方法は、ポリシリコ
ン層を被着する工程と、このポリシリコン層に、不純物
をドープする工程と、シリサイドＪｌ被看する工程と、
全面にイオン注入する工程とを有している。
ン層を被着する工程と、このポリシリコン層に、不純物
をドープする工程と、シリサイドＪｌ被看する工程と、
全面にイオン注入する工程とを有している。
次に、本発明について、図面全参照して説明する。第１
図は、本発明の一実施例で、ＭＯ８電界効果型トラ／ジ
スタ（以下ＭＯ８ＦＥＴ と記す）の工程毎の断面図
である。Ｐ型のシリコン半導体基板１の主表面に、通常
の選択層化の方法により、厚いシリコン酸化膜よりなる
素子分離領域２を形成後、熱酸化により形成したゲート
絶縁膜３を介して、ポリシリコン層４をＣＶＤ法により
被潰しｆｃ。
図は、本発明の一実施例で、ＭＯ８電界効果型トラ／ジ
スタ（以下ＭＯ８ＦＥＴ と記す）の工程毎の断面図
である。Ｐ型のシリコン半導体基板１の主表面に、通常
の選択層化の方法により、厚いシリコン酸化膜よりなる
素子分離領域２を形成後、熱酸化により形成したゲート
絶縁膜３を介して、ポリシリコン層４をＣＶＤ法により
被潰しｆｃ。
次に、適正な■ＦＢが得られるよう、リンを熱拡散した
。ここまでを、第１図（ａｌに示す。
。ここまでを、第１図（ａｌに示す。
その陵、前処理を行った後、スパッタ法で、モリブテン
シリサイド層５を被着した。そして、全面に、シリコン
イオンのイオン注入を行った。加速エネルギーはプロフ
ァイルのピークが、ポリシリコン層４と、シリサイド層
５の界面に設定した。
シリサイド層５を被着した。そして、全面に、シリコン
イオンのイオン注入を行った。加速エネルギーはプロフ
ァイルのピークが、ポリシリコン層４と、シリサイド層
５の界面に設定した。
ま之ドーズは、１０／ｃｍ とした。ここまでを第１
図（ｂｌに示す。
図（ｂｌに示す。
その後、フォトリングラフィの技術と、リアクティブス
パッタエツチングの技術を用い、ＭＯＳ−ＦＥＴ の
ゲート電極６を形成した。
パッタエツチングの技術を用い、ＭＯＳ−ＦＥＴ の
ゲート電極６を形成した。
次に、シリサイド層５の低抵抗化のため、１１００℃の
熱処理を行った後、Δ１０８ＦＥＴのリース・ドレイン
領域７，８形成のため、ヒ素のイオン注入を行った。イ
オン注入ダメ９ジ回復のため、窒素雰囲気中で、熱処理
を行った後、層間絶縁膜９．電極引き出し用コンタクト
ホール１０，１１及びアルミ配線１２．１３を形成した
。
熱処理を行った後、Δ１０８ＦＥＴのリース・ドレイン
領域７，８形成のため、ヒ素のイオン注入を行った。イ
オン注入ダメ９ジ回復のため、窒素雰囲気中で、熱処理
を行った後、層間絶縁膜９．電極引き出し用コンタクト
ホール１０，１１及びアルミ配線１２．１３を形成した
。
本実施例では、Ｎチャネル型Ｍ（ＪＳＦＥＴ ｔ−示し
たが、ｎ型半導体基板を用い、ソース・ドレイ／領域形
成のため、ボタンのイオンを行うことにより、Ｐ−チャ
ネル型ＭＯ８ＦＥＴ Ｋａ用しても良い。
たが、ｎ型半導体基板を用い、ソース・ドレイ／領域形
成のため、ボタンのイオンを行うことにより、Ｐ−チャ
ネル型ＭＯ８ＦＥＴ Ｋａ用しても良い。
また、上記シリサイド＃５の低抵抗化のための熱処理及
び、リース・ドレイン領域のダメッジ回復のための熱処
理として、ランプアニールを用いても良い。さらに、本
実施例では、第１図ｆｂｌに於ける全面イオン注入とし
て、シリコンイオンを用いたが、他の元素のイオン、た
とえば、ヒ素・リン・金属のイオンを用いても、同様の
効果が得られる。本実施例でに、シリサイド＃５として
、モリブデンシリサイドを用いたが、他のタングステン
、チタン、タンタル、コバルト、フラチナ、パラジウム
、シリコニウム、ハフニウムのシリサイドを用いても良
い。
び、リース・ドレイン領域のダメッジ回復のための熱処
理として、ランプアニールを用いても良い。さらに、本
実施例では、第１図ｆｂｌに於ける全面イオン注入とし
て、シリコンイオンを用いたが、他の元素のイオン、た
とえば、ヒ素・リン・金属のイオンを用いても、同様の
効果が得られる。本実施例でに、シリサイド＃５として
、モリブデンシリサイドを用いたが、他のタングステン
、チタン、タンタル、コバルト、フラチナ、パラジウム
、シリコニウム、ハフニウムのシリサイドを用いても良
い。
また、本実施例に於いては、シリサイド層５の被着後に
、シリコンイオンの全面イオン注入を行っているが、ゲ
ート電極６形成後に、このシリコンイオンの全面イオン
注入を行っても、同様の効果が得らｎる。
、シリコンイオンの全面イオン注入を行っているが、ゲ
ート電極６形成後に、このシリコンイオンの全面イオン
注入を行っても、同様の効果が得らｎる。
さらに、本実施例は、Ｍ（ＪＳＦＥＴのゲート電極に、
適用しｔものであるが、このポリサイド構造の製法を、
ポリサイド配線層に用いることもできる。
適用しｔものであるが、このポリサイド構造の製法を、
ポリサイド配線層に用いることもできる。
以上説明したように１本発明は、シリサイド層被着後、
全面に、イオン注入を行うことにより、ポリサイド構造
のポリシリコン層と、シリサイド層の間の密着性を高め
る効果がある。
全面に、イオン注入を行うことにより、ポリサイド構造
のポリシリコン層と、シリサイド層の間の密着性を高め
る効果がある。
さらに、シリサイド層のシリコンとメタルの組成で、メ
タルの比率を増やすことが可能となり、より低い層抵抗
を持つポリサイド構造が得られるという効果がある。
タルの比率を増やすことが可能となり、より低い層抵抗
を持つポリサイド構造が得られるという効果がある。
第１図は、本発明の一実施例で、工程毎の断面図でるる
。 図中１ｆ′ｉ、シリコン半導体基板、２にシリコン酸化
膜よりなる素子分離領域、３はゲート絶縁膜、４はポリ
シリコン層、５けシリサイド層、６はゲ・−ト電極、７
，８はへ［）ＳＦＥＴ のリース・ドレイン領域、９
は層間絶縁膜、１．０．１１はコンタクトホール、１２
．１３はアルミ配線を示す。 代理人 弁理士 内 原 晋。 第１区
。 図中１ｆ′ｉ、シリコン半導体基板、２にシリコン酸化
膜よりなる素子分離領域、３はゲート絶縁膜、４はポリ
シリコン層、５けシリサイド層、６はゲ・−ト電極、７
，８はへ［）ＳＦＥＴ のリース・ドレイン領域、９
は層間絶縁膜、１．０．１１はコンタクトホール、１２
．１３はアルミ配線を示す。 代理人 弁理士 内 原 晋。 第１区
Claims (1)
- ポリサイド構造を有する半導体装置に於いて、ポリシリ
コン層を被着する工程と、該ポリシリコン層に不純物を
ドープする工程と、シリサイド層を被着する工程と、全
面にイオン注入をする工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158618A JPH061775B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158618A JPH061775B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218733A true JPS6218733A (ja) | 1987-01-27 |
| JPH061775B2 JPH061775B2 (ja) | 1994-01-05 |
Family
ID=15675644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158618A Expired - Lifetime JPH061775B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061775B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337635A (ja) * | 1986-07-31 | 1988-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6340533U (ja) * | 1986-09-01 | 1988-03-16 | ||
| JPH0252437A (ja) * | 1988-08-16 | 1990-02-22 | Sony Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128668A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Manufacture for electronic component device |
| JPS5772383A (en) * | 1980-08-27 | 1982-05-06 | Philips Nv | Method of fabricating semiconductor device |
| JPS57167653A (en) * | 1981-03-23 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-07-17 JP JP60158618A patent/JPH061775B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128668A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Manufacture for electronic component device |
| JPS5772383A (en) * | 1980-08-27 | 1982-05-06 | Philips Nv | Method of fabricating semiconductor device |
| JPS57167653A (en) * | 1981-03-23 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337635A (ja) * | 1986-07-31 | 1988-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6340533U (ja) * | 1986-09-01 | 1988-03-16 | ||
| JPH0252437A (ja) * | 1988-08-16 | 1990-02-22 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061775B2 (ja) | 1994-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6072272A (ja) | 半導体装置の製造方法 | |
| JPS63314868A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| EP1593154B1 (en) | Method of manufacturing a semiconductor device with mos transistors comprising gate electrodes formed in a packet of metal layers deposited upon one another | |
| US7659154B2 (en) | Dual gate CMOS fabrication | |
| KR100682643B1 (ko) | 게이트 전극 스택, 이를 포함하는 회로 디바이스 및 그 제조 방법 | |
| JPS6218733A (ja) | 半導体装置の製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPS62154784A (ja) | 半導体装置 | |
| JPS61267365A (ja) | 半導体装置 | |
| JPS59208772A (ja) | 半導体装置の製造方法 | |
| JPS58182244A (ja) | 半導体装置の製造方法 | |
| JPH0897212A (ja) | 半導体装置の製造方法 | |
| JP3137774B2 (ja) | 半導体装置およびその製造方法 | |
| JP2718450B2 (ja) | 半導体装置の製造方法 | |
| JP2759153B2 (ja) | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 | |
| JPS59161072A (ja) | 半導体装置 | |
| JPH0730108A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPS59111367A (ja) | 半導体装置の製造方法 | |
| JPS61150377A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS59151467A (ja) | 縦型ｍｏｓｆｅｔ | |
| JPH03283565A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JP2668380B2 (ja) | 半導体装置の製造方法 | |
| JPS63143841A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0666331B2 (ja) | 半導体装置の製造方法 | |
| JPS62115776A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |