JP2759153B2 - 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 - Google Patents
薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜E2PROMおよびその製造方法に関するもの
である。
である。
〔従来の技術〕 最近、E2PROMとして、メモリ用トランジスタとこのメ
モリ用トランジスタを選択する選択用トランジスタとを
薄膜トランジスタで構成した薄膜E2PROMが考えられてい
る。
モリ用トランジスタを選択する選択用トランジスタとを
薄膜トランジスタで構成した薄膜E2PROMが考えられてい
る。
第３図は従来の薄膜E2PROMを示したもので、この薄膜
E2PROMは、ガラス等からなる絶縁基板１の上に、メモリ
用薄膜トランジスタT1と選択用薄膜トランジスタT2とを
形成した構成となっている。なお、薄膜トランジスタに
は、スタガー型、逆スタガー型、コプラナー型、逆コプ
ラナー型のものがあるが、第３図ではメモリ用および選
択用薄膜トランジスタT1,T2を逆スタガー型薄膜トラン
ジスタとした薄膜E2PROMを示している。
E2PROMは、ガラス等からなる絶縁基板１の上に、メモリ
用薄膜トランジスタT1と選択用薄膜トランジスタT2とを
形成した構成となっている。なお、薄膜トランジスタに
は、スタガー型、逆スタガー型、コプラナー型、逆コプ
ラナー型のものがあるが、第３図ではメモリ用および選
択用薄膜トランジスタT1,T2を逆スタガー型薄膜トラン
ジスタとした薄膜E2PROMを示している。
この薄膜E2PROMは、基板１上にまずメモリ用薄膜トラ
ンジスタT1を形成し、次いでこの基板１上に選択用薄膜
トランジスタT2を形成する方法で製造されたもので、メ
モリ用薄膜トランジスタT1は、基板１上に形成されたゲ
ート電極G1と、このゲート電極G1の上に基板全面にわた
って形成されたSiNからなるゲート絶縁膜２と、このゲ
ート絶縁膜２の上に前記ゲート電極G1に対向させて形成
されたｉ−ａ−Si半導体層３と、この半導体層３の上に
n+−ａ−Si層４を介して形成されたソース，ドレイン電
極S1,D1とからなっている。また、選択用薄膜トランジ
スタT2は、前記メモリ用薄膜トランジスタT1のゲート絶
縁膜２上に形成されたゲート電極G2と、このゲート電極
G2の上に基板全面にわたって形成されたSiNからなるゲ
ート絶縁膜５と、このゲート絶縁膜５の上に前記ゲート
電極G2に対向させて形成されたｉ−ａ−Si半導体層６
と、この半導体層６の上にn+−ａ−Si層７を介して形成
されたソース，ドレイン電極S2,D2とからなっており、
この選択用薄膜トランジスタT2のソース電極S2は、この
ソース電極S2と一体に形成した接続配線８を介して、ゲ
ート絶縁膜５に設けたコンタクト孔９においてメモリ用
薄膜トランジスタT1のドレイン電極D1に接続されてい
る。
ンジスタT1を形成し、次いでこの基板１上に選択用薄膜
トランジスタT2を形成する方法で製造されたもので、メ
モリ用薄膜トランジスタT1は、基板１上に形成されたゲ
ート電極G1と、このゲート電極G1の上に基板全面にわた
って形成されたSiNからなるゲート絶縁膜２と、このゲ
ート絶縁膜２の上に前記ゲート電極G1に対向させて形成
されたｉ−ａ−Si半導体層３と、この半導体層３の上に
n+−ａ−Si層４を介して形成されたソース，ドレイン電
極S1,D1とからなっている。また、選択用薄膜トランジ
スタT2は、前記メモリ用薄膜トランジスタT1のゲート絶
縁膜２上に形成されたゲート電極G2と、このゲート電極
G2の上に基板全面にわたって形成されたSiNからなるゲ
ート絶縁膜５と、このゲート絶縁膜５の上に前記ゲート
電極G2に対向させて形成されたｉ−ａ−Si半導体層６
と、この半導体層６の上にn+−ａ−Si層７を介して形成
されたソース，ドレイン電極S2,D2とからなっており、
この選択用薄膜トランジスタT2のソース電極S2は、この
ソース電極S2と一体に形成した接続配線８を介して、ゲ
ート絶縁膜５に設けたコンタクト孔９においてメモリ用
薄膜トランジスタT1のドレイン電極D1に接続されてい
る。
しかしながら、上記従来の薄膜E2PROMは、メモリ用薄
膜トランジスタT1と選択用薄膜トランジスタT2とを別工
程で形成したものであるため、この薄膜E2PROMはその製
造に多くの工程数を要するという問題をもっていた。
膜トランジスタT1と選択用薄膜トランジスタT2とを別工
程で形成したものであるため、この薄膜E2PROMはその製
造に多くの工程数を要するという問題をもっていた。
このようにメモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とを別工程で形成しているのは、メモリ
用薄膜トランジスタT1のゲート絶縁膜２はメモリ効果を
もたせるためにヒステリシス性を有するものとする必要
があり、選択用薄膜トランジスタT2のゲート絶縁膜５は
ヒステリシス性のないものとする必要があるためであ
る。すなわち、メモリ用および選択用薄膜トランジスタ
T1,T2のゲート絶縁膜2,5はいずれもSiN膜ではあるが、
このSiN膜は、そのシリコン原子Siと窒素原子Ｎの組成
比Si/Nによって電界に対するヒステリシス特性が異なっ
ており、選択用薄膜トランジスタT2のゲート絶縁膜５と
しては、上記Si/Nの値が化学量論比（Si/N＝0.75）に近
い、ヒステリシス性のないSiN膜が用いられ、メモリ用
薄膜トランジスタT1のゲート絶縁膜２としては、Si/Nの
値を化学量論比よりも大きくした、ヒステリシス性をも
つSiN膜が用いられている。
トランジスタT2とを別工程で形成しているのは、メモリ
用薄膜トランジスタT1のゲート絶縁膜２はメモリ効果を
もたせるためにヒステリシス性を有するものとする必要
があり、選択用薄膜トランジスタT2のゲート絶縁膜５は
ヒステリシス性のないものとする必要があるためであ
る。すなわち、メモリ用および選択用薄膜トランジスタ
T1,T2のゲート絶縁膜2,5はいずれもSiN膜ではあるが、
このSiN膜は、そのシリコン原子Siと窒素原子Ｎの組成
比Si/Nによって電界に対するヒステリシス特性が異なっ
ており、選択用薄膜トランジスタT2のゲート絶縁膜５と
しては、上記Si/Nの値が化学量論比（Si/N＝0.75）に近
い、ヒステリシス性のないSiN膜が用いられ、メモリ用
薄膜トランジスタT1のゲート絶縁膜２としては、Si/Nの
値を化学量論比よりも大きくした、ヒステリシス性をも
つSiN膜が用いられている。
このため、従来は、基板１上にまずメモリ用薄膜トラ
ンジスタT1を形成し、この後選択用薄膜トランジスタT2
を形成しているが、このようにメモリ用薄膜トランジス
タT1と選択用薄膜トランジスタT2とを別工程で形成する
のでは、ゲート電極G1となる金属膜の膜付けとそのパタ
ーニング、ゲート絶縁膜２となるSiN膜の膜付け、ｉ−
ａ−Si半導体層３およびn+−ａ−Si層４の膜付けとその
パターニング、ソース，ドレイン電極S1,D1となる金属
膜の膜付けとそのパターニングおよびチャンネル部のn+
−ａ−Si層４の除去を行なってメモリ用薄膜トランジス
タT1を形成し、さらに上記工程を繰返して選択用薄膜ト
ランジスタT2を形成しなければならないから、上記従来
の薄膜E2PROMはその製造に多くの工程数を要していた。
また、この薄膜E2PROMでは、選択用薄膜トランジスタT2
をメモリ用薄膜トランジスタT1のゲート絶縁膜２上に形
成しているため、選択用薄膜トランジスタT2がメモリ用
薄膜トランジスタT1よりも上方に突出して、E2PROM全体
の厚さが厚くなってしまうという問題ももっていた。
ンジスタT1を形成し、この後選択用薄膜トランジスタT2
を形成しているが、このようにメモリ用薄膜トランジス
タT1と選択用薄膜トランジスタT2とを別工程で形成する
のでは、ゲート電極G1となる金属膜の膜付けとそのパタ
ーニング、ゲート絶縁膜２となるSiN膜の膜付け、ｉ−
ａ−Si半導体層３およびn+−ａ−Si層４の膜付けとその
パターニング、ソース，ドレイン電極S1,D1となる金属
膜の膜付けとそのパターニングおよびチャンネル部のn+
−ａ−Si層４の除去を行なってメモリ用薄膜トランジス
タT1を形成し、さらに上記工程を繰返して選択用薄膜ト
ランジスタT2を形成しなければならないから、上記従来
の薄膜E2PROMはその製造に多くの工程数を要していた。
また、この薄膜E2PROMでは、選択用薄膜トランジスタT2
をメモリ用薄膜トランジスタT1のゲート絶縁膜２上に形
成しているため、選択用薄膜トランジスタT2がメモリ用
薄膜トランジスタT1よりも上方に突出して、E2PROM全体
の厚さが厚くなってしまうという問題ももっていた。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも薄くすること
ができる薄膜E2PROMおよびその製造方法を提供すること
にある。
であって、その目的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも薄くすること
ができる薄膜E2PROMおよびその製造方法を提供すること
にある。
本発明の薄膜E2PROMは、上記目的を達成するために、
メモリ用薄膜トランジスタと選択用薄膜トランジスタの
ゲート絶縁膜を共通の絶縁膜とし、かつこのゲート絶縁
膜はヒステリシス性をもたないSiN膜で形成するととも
に、このSiN膜の前記メモリ用薄膜トランジスタ部分の
領域を、Siイオンの注入によりヒステリシス性を付与し
た有ヒステリシス性部としたものである。
メモリ用薄膜トランジスタと選択用薄膜トランジスタの
ゲート絶縁膜を共通の絶縁膜とし、かつこのゲート絶縁
膜はヒステリシス性をもたないSiN膜で形成するととも
に、このSiN膜の前記メモリ用薄膜トランジスタ部分の
領域を、Siイオンの注入によりヒステリシス性を付与し
た有ヒステリシス性部としたものである。
また本発明の薄膜E2PROMの製造方法は、メモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート電極を
同時に形成する工程と、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタの形成領域にわたってヒ
ステリシス性をもたないSiN膜からなる共通のゲート絶
縁膜を形成する工程と、このゲート絶縁膜のメモリ用薄
膜トランジスタ部分の領域にSiイオンを注入してこの領
域にヒステリシス性を付与する工程と、前記メモリ用薄
膜トランジスタと前記選択用薄膜トランジスタの半導体
層を同時に形成する工程と、前記メモリ用薄膜トランジ
スタと前記選択用薄膜トランジスタのソース，ドレイン
電極を同時に形成する工程とからなるものである。
トランジスタと選択用薄膜トランジスタのゲート電極を
同時に形成する工程と、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタの形成領域にわたってヒ
ステリシス性をもたないSiN膜からなる共通のゲート絶
縁膜を形成する工程と、このゲート絶縁膜のメモリ用薄
膜トランジスタ部分の領域にSiイオンを注入してこの領
域にヒステリシス性を付与する工程と、前記メモリ用薄
膜トランジスタと前記選択用薄膜トランジスタの半導体
層を同時に形成する工程と、前記メモリ用薄膜トランジ
スタと前記選択用薄膜トランジスタのソース，ドレイン
電極を同時に形成する工程とからなるものである。
すなわち、本発明の薄膜E2PROMは、メモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタのゲート絶縁膜を同
じ絶縁膜で兼用したものであり、このようにメモリ用薄
膜トランジスタと選択用薄膜トランジスタのゲート絶縁
膜を共通の絶縁膜としても、このゲート絶縁膜をヒステ
リシス性をもたないSiN膜で形成するとともに、このSiN
膜をメモリ用薄膜トランジスタ部分をSiイオンの注入に
よりヒステリシス性を付与した有ヒステリシス性部とす
れば、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとにそれぞれ所期の機能をもたせることができる。
そして、この薄膜E2PROMでは、メモリ用薄膜トランジス
タと選択用薄膜トランジスタのゲート絶縁膜を共通の絶
縁膜としているから、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとを同時に形成することが可能であ
り、したがってこの薄膜E2PROMは少ない工程数で能率よ
く製造できるし、またヒステリシス性のないゲート絶縁
膜とヒステリシス性をもつゲート絶縁膜とを２層に形成
している従来の薄膜E2PROMに比べて全体の厚さも薄くす
ることができる。
ンジスタと選択用薄膜トランジスタのゲート絶縁膜を同
じ絶縁膜で兼用したものであり、このようにメモリ用薄
膜トランジスタと選択用薄膜トランジスタのゲート絶縁
膜を共通の絶縁膜としても、このゲート絶縁膜をヒステ
リシス性をもたないSiN膜で形成するとともに、このSiN
膜をメモリ用薄膜トランジスタ部分をSiイオンの注入に
よりヒステリシス性を付与した有ヒステリシス性部とす
れば、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとにそれぞれ所期の機能をもたせることができる。
そして、この薄膜E2PROMでは、メモリ用薄膜トランジス
タと選択用薄膜トランジスタのゲート絶縁膜を共通の絶
縁膜としているから、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとを同時に形成することが可能であ
り、したがってこの薄膜E2PROMは少ない工程数で能率よ
く製造できるし、またヒステリシス性のないゲート絶縁
膜とヒステリシス性をもつゲート絶縁膜とを２層に形成
している従来の薄膜E2PROMに比べて全体の厚さも薄くす
ることができる。
また、本発明の薄膜E2PROMの製造方法は、メモリ用薄
膜トランジスタと選択用薄膜トランジスタの形成領域に
わたって共通のゲート絶縁膜を形成し、前記メモリ用薄
膜トランジスタと前記選択用薄膜トランジスタのゲート
電極、半導体層、ソース，ドレイン電極をそれぞれ同時
に形成するとともに、前記ゲート絶縁膜はヒステリシス
性をもたないSiN膜で形成して、このゲート絶縁膜のメ
モリ用薄膜トランジスタ部分の領域にSiイオンを注入す
ることによりこの領域にヒステリシス性を付与するもの
であるから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとを同時に形成することができる。
膜トランジスタと選択用薄膜トランジスタの形成領域に
わたって共通のゲート絶縁膜を形成し、前記メモリ用薄
膜トランジスタと前記選択用薄膜トランジスタのゲート
電極、半導体層、ソース，ドレイン電極をそれぞれ同時
に形成するとともに、前記ゲート絶縁膜はヒステリシス
性をもたないSiN膜で形成して、このゲート絶縁膜のメ
モリ用薄膜トランジスタ部分の領域にSiイオンを注入す
ることによりこの領域にヒステリシス性を付与するもの
であるから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとを同時に形成することができる。
以下、本発明の一実施例の第１図および第２図を参照
して説明する。
して説明する。
まず、本実施例の薄膜E2PROMの構造を説明すると、第
１図において、11はガラス等からなる絶縁基板、T1およ
びT2は絶縁基板11上に形成されたメモリ用および選択用
の薄膜トランジスタであり、このメモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2はそれぞれ逆スタガ
ー型のものとされている。この薄膜E2PROMは、絶縁基板
11上にメモリ用および選択用薄膜トランジスタT1,T2の
ゲート電極G1,G2を形成し、その上にゲート絶縁膜12を
基板全面にわたって形成するとともに、このゲート絶縁
膜12の上に上記各ゲート電極G1,G2にそれぞれ対向させ
てｉ−ａ−Si半導体層13,13を形成し、この各半導体層1
3,13の上にそれぞれ、n+−ａ−Si層14,14を介してソー
ス，ドレイン電極S1,D1およびS2,D2を形成したもので、
メモリ用薄膜トランジスタT1のドレイン電極D1と選択用
薄膜トランジスタT2のソース電極S2とは、この両電極D
1,S2と一体の接続配線15を介して接続されている。
１図において、11はガラス等からなる絶縁基板、T1およ
びT2は絶縁基板11上に形成されたメモリ用および選択用
の薄膜トランジスタであり、このメモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2はそれぞれ逆スタガ
ー型のものとされている。この薄膜E2PROMは、絶縁基板
11上にメモリ用および選択用薄膜トランジスタT1,T2の
ゲート電極G1,G2を形成し、その上にゲート絶縁膜12を
基板全面にわたって形成するとともに、このゲート絶縁
膜12の上に上記各ゲート電極G1,G2にそれぞれ対向させ
てｉ−ａ−Si半導体層13,13を形成し、この各半導体層1
3,13の上にそれぞれ、n+−ａ−Si層14,14を介してソー
ス，ドレイン電極S1,D1およびS2,D2を形成したもので、
メモリ用薄膜トランジスタT1のドレイン電極D1と選択用
薄膜トランジスタT2のソース電極S2とは、この両電極D
1,S2と一体の接続配線15を介して接続されている。
また、前記ゲート絶縁膜12は、メモリ用薄膜トランジ
スタT1のゲート絶縁膜と選択用薄膜トランジスタのゲー
ト絶縁膜とを兼ねる共通の絶縁膜とされており、このゲ
ート絶縁膜12は、ヒステリシス性をもたないSiN膜つま
り、シリコン原子Siと窒素原子Ｎの組成比Si/Nを化学量
論比（Si/N＝0.75）とほぼ同じ値にしたSiN膜で形成さ
れ、またこのSiN膜のメモリ用薄膜トランジスタT1部分
の領域は、Siイオンの注入によりSi/Nの値を化学量論比
よりも大きく（Si/N＝0.85〜1.1）してヒステリシス性
を付与した、有ヒステリシス性部12aとされている。
スタT1のゲート絶縁膜と選択用薄膜トランジスタのゲー
ト絶縁膜とを兼ねる共通の絶縁膜とされており、このゲ
ート絶縁膜12は、ヒステリシス性をもたないSiN膜つま
り、シリコン原子Siと窒素原子Ｎの組成比Si/Nを化学量
論比（Si/N＝0.75）とほぼ同じ値にしたSiN膜で形成さ
れ、またこのSiN膜のメモリ用薄膜トランジスタT1部分
の領域は、Siイオンの注入によりSi/Nの値を化学量論比
よりも大きく（Si/N＝0.85〜1.1）してヒステリシス性
を付与した、有ヒステリシス性部12aとされている。
すなわち、この薄膜E2PROMは、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2のゲート絶縁膜を同
じ絶縁膜12で兼用したものであり、このようにメモリ用
薄膜トランジスタT1と選択用薄膜トランジスタT2のゲー
ト絶縁膜を共通の絶縁膜としても、このゲート絶縁膜12
をヒステリシス性をもたないSiN膜で形成するととも
に、このSiN膜のメモリ用薄膜トランジスタT1部分の領
域をSiイオンの注入によりヒステリシス性を付与した非
ヒステリシス性部とすれば、メモリ用薄膜トランジスタ
T1と選択用薄膜トランジスタT2とにそれぞれ所期の機能
をもたせることができる。
スタT1と選択用薄膜トランジスタT2のゲート絶縁膜を同
じ絶縁膜12で兼用したものであり、このようにメモリ用
薄膜トランジスタT1と選択用薄膜トランジスタT2のゲー
ト絶縁膜を共通の絶縁膜としても、このゲート絶縁膜12
をヒステリシス性をもたないSiN膜で形成するととも
に、このSiN膜のメモリ用薄膜トランジスタT1部分の領
域をSiイオンの注入によりヒステリシス性を付与した非
ヒステリシス性部とすれば、メモリ用薄膜トランジスタ
T1と選択用薄膜トランジスタT2とにそれぞれ所期の機能
をもたせることができる。
しかして、この薄膜E2PROMでは、メモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2のゲート絶縁膜を
共通の絶縁膜12としているから、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2とを同時に形成する
ことができる。
ジスタT1と選択用薄膜トランジスタT2のゲート絶縁膜を
共通の絶縁膜12としているから、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2とを同時に形成する
ことができる。
すなわち、第２図は上記薄膜E2PROMの製造工程を示し
たもので、この薄膜E2PROMは次のような工程で製造され
る。
たもので、この薄膜E2PROMは次のような工程で製造され
る。
まず、第２図（ａ）に示すように、絶縁基板11上に、
金属膜を膜付けしてこの金属膜をパターニングする方法
でメモリ用および選択用薄膜トランジスタT1,T2のゲー
ト電極G1,G2を同時に形成した後、この基板11上にメモ
リ用および選択用薄膜トランジスタT1,T2の形成領域
（基板11のほぼ全面）にわたって、プラズマCVD法によ
りゲート絶縁膜12となるSiN膜を膜付けし、さらにその
上に連続して、ｉ−ａ−Si半導体層13とn+−ａ−Si層14
をプラズマCVD法によって順次膜付けする。このようにS
iN膜とｉ−ａ−Si半導体層13とを高真空中で連続して膜
付けすれば、良好なｉ−ａ−Si/SiN界面が得られるか
ら、安定した特性の薄膜トランジスタT1,T2を形成する
ことができる。また、上記SiN膜の膜付けは、その主成
分ガスであるSiH4とNH3の流量比を、形成されるSiN膜の
Si/Nの値が化学量論比（Si/N＝0.75）とほぼ同じ値にな
るように選んで行なえばよく、このようにして形成され
たゲート絶縁膜（SiN膜）12はヒステリシス性をもたな
い膜となる。
金属膜を膜付けしてこの金属膜をパターニングする方法
でメモリ用および選択用薄膜トランジスタT1,T2のゲー
ト電極G1,G2を同時に形成した後、この基板11上にメモ
リ用および選択用薄膜トランジスタT1,T2の形成領域
（基板11のほぼ全面）にわたって、プラズマCVD法によ
りゲート絶縁膜12となるSiN膜を膜付けし、さらにその
上に連続して、ｉ−ａ−Si半導体層13とn+−ａ−Si層14
をプラズマCVD法によって順次膜付けする。このようにS
iN膜とｉ−ａ−Si半導体層13とを高真空中で連続して膜
付けすれば、良好なｉ−ａ−Si/SiN界面が得られるか
ら、安定した特性の薄膜トランジスタT1,T2を形成する
ことができる。また、上記SiN膜の膜付けは、その主成
分ガスであるSiH4とNH3の流量比を、形成されるSiN膜の
Si/Nの値が化学量論比（Si/N＝0.75）とほぼ同じ値にな
るように選んで行なえばよく、このようにして形成され
たゲート絶縁膜（SiN膜）12はヒステリシス性をもたな
い膜となる。
次に、第２図（ｂ）に示すように、上記n+−ａ−Si層
14の上にメモリ用薄膜トランジスタT1部分に開口をもつ
レジストマスク16を形成し、その上からゲート絶縁膜12
のメモリ用薄膜トランジスタT1部分の領域に、イオン注
入法によってSiイオンSi+を注入する。このイオン注入
は、SiイオンSi+の飛程のピークがゲート絶縁膜12内に
くるようにイオン加速電圧を制御して行ない、またゲー
ト絶縁膜12へのSiイオンSi+の注入量は、ゲート絶縁膜1
2のSi/Nの値がほぼ0.85〜1.1になるように設定する。こ
のようにゲート絶縁膜12のメモリ用薄膜トランジスタT1
部分の領域にSiイオンSi+を注入してそのSi/Nの値をほ
ぼ0.85〜1.1にすると、この領域はメモリ用薄膜トラン
ジスタT1にメモリ効果をもたせるのに十分なヒステリシ
ス性を付与された有ヒステリシス性部12aとなる。
14の上にメモリ用薄膜トランジスタT1部分に開口をもつ
レジストマスク16を形成し、その上からゲート絶縁膜12
のメモリ用薄膜トランジスタT1部分の領域に、イオン注
入法によってSiイオンSi+を注入する。このイオン注入
は、SiイオンSi+の飛程のピークがゲート絶縁膜12内に
くるようにイオン加速電圧を制御して行ない、またゲー
ト絶縁膜12へのSiイオンSi+の注入量は、ゲート絶縁膜1
2のSi/Nの値がほぼ0.85〜1.1になるように設定する。こ
のようにゲート絶縁膜12のメモリ用薄膜トランジスタT1
部分の領域にSiイオンSi+を注入してそのSi/Nの値をほ
ぼ0.85〜1.1にすると、この領域はメモリ用薄膜トラン
ジスタT1にメモリ効果をもたせるのに十分なヒステリシ
ス性を付与された有ヒステリシス性部12aとなる。
次に、前記レジストマスク16を剥離した後、第２図
（ｃ）に示すように上記n+−ａ−Si層14とｉ−ａ−Si半
導体層13とをパターニングしてメモリ用および選択用薄
膜トランジスタT1,T2のｉ−ａ−Si半導体層13,13とn+−
ａ−Si層14,14とに分離する。
（ｃ）に示すように上記n+−ａ−Si層14とｉ−ａ−Si半
導体層13とをパターニングしてメモリ用および選択用薄
膜トランジスタT1,T2のｉ−ａ−Si半導体層13,13とn+−
ａ−Si層14,14とに分離する。
この後は、図示しないが、基板11上に金属膜を膜付け
し、この金属膜をパターニングして、メモリ用および選
択用薄膜トランジスタT1,T2のソース，ドレイン電極S1,
D1およびS2,D2と接続配線15とを同時に形成し、さらに
メモリ用および選択用薄膜トランジスタT1,T2のn+−ａ
−Si層14,14の不要部分（チャンネル領域上の部分）の
エッチング除去を同時に行なって、第１図に示したメモ
リ用薄膜トランジスタT1と選択用薄膜トランジスタT2と
を同時に形成する。
し、この金属膜をパターニングして、メモリ用および選
択用薄膜トランジスタT1,T2のソース，ドレイン電極S1,
D1およびS2,D2と接続配線15とを同時に形成し、さらに
メモリ用および選択用薄膜トランジスタT1,T2のn+−ａ
−Si層14,14の不要部分（チャンネル領域上の部分）の
エッチング除去を同時に行なって、第１図に示したメモ
リ用薄膜トランジスタT1と選択用薄膜トランジスタT2と
を同時に形成する。
このように、上記薄膜E2PROMによれば、その製造に際
して、メモリ用薄膜トランジスタT1と選択用薄膜トラン
ジスタT2とを同時に形成することができ、したがってこ
の薄膜E2PROMは少ない工程数で能率よく製造することが
できる。また、この薄膜E2PROMは、メモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2のゲート絶縁膜を
共通の絶縁膜12としているから、ヒステリシス性のない
ゲート絶縁膜とヒステリシス性をもつゲート絶縁膜とを
２層に形成している従来の薄膜E2PROMに比べて全体の厚
さも薄くすることができる。
して、メモリ用薄膜トランジスタT1と選択用薄膜トラン
ジスタT2とを同時に形成することができ、したがってこ
の薄膜E2PROMは少ない工程数で能率よく製造することが
できる。また、この薄膜E2PROMは、メモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2のゲート絶縁膜を
共通の絶縁膜12としているから、ヒステリシス性のない
ゲート絶縁膜とヒステリシス性をもつゲート絶縁膜とを
２層に形成している従来の薄膜E2PROMに比べて全体の厚
さも薄くすることができる。
また、上記薄膜E2PROMの製造方法は、メモリ用および
選択用薄膜トランジスタT1,T2の形成領域にわたって共
通のゲート絶縁膜12を形成し、メモリおよび選択用薄膜
トランジスタT1,T2のゲート電極G1,G2、ｉ−ａ−Si半導
体層13およびコンタクト層14、ソース，ドレイン電極S
1,S2,D1,D2をそれぞれ同時に形成するとともに、前記ゲ
ート絶縁膜12はヒステリシス性をもたないSiN膜で形成
して、このゲート絶縁膜12のメモリ用薄膜トランジスタ
T1部分の領域にSiイオンを注入することによりこの領域
にヒステリシス性を付与するものであるから、メモリ用
薄膜トランジスタT1と選択用薄膜トランジスタT2とを同
時に形成することができる。
選択用薄膜トランジスタT1,T2の形成領域にわたって共
通のゲート絶縁膜12を形成し、メモリおよび選択用薄膜
トランジスタT1,T2のゲート電極G1,G2、ｉ−ａ−Si半導
体層13およびコンタクト層14、ソース，ドレイン電極S
1,S2,D1,D2をそれぞれ同時に形成するとともに、前記ゲ
ート絶縁膜12はヒステリシス性をもたないSiN膜で形成
して、このゲート絶縁膜12のメモリ用薄膜トランジスタ
T1部分の領域にSiイオンを注入することによりこの領域
にヒステリシス性を付与するものであるから、メモリ用
薄膜トランジスタT1と選択用薄膜トランジスタT2とを同
時に形成することができる。
なお、上記実施例では、ゲート絶縁膜12となるSiN膜
の上にｉ−ａ−Si層13とn+−ａ−Si層14を膜付けした後
に、上記ゲート絶縁膜12のメモリ用薄膜トランジスタT1
部分の領域にSiイオンを注入して、この領域を有ヒステ
リシス部12aとしているが、このゲート絶縁膜12へのSi
イオンの注入は、ゲート絶縁膜12を形成した後（ｉ−ａ
−Si層13およびn+−ａ−Si層14を膜付けする前）に行な
ってもよい。また上記実施例では、メモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2とを逆スタガー型
のものとしているが、このメモリ用および選択用薄膜ト
ランジスタは、スタガー型、コプラナー型、逆コプラナ
ー型でもよく、その場合も、メモリ用薄膜トランジスタ
と選択用薄膜トランジスタのゲート絶縁膜を共通の絶縁
膜とすればメモリ用と選択用の薄膜トランジスタを同時
に形成することができるから、薄膜E2PROMを少ない工程
数で能率よく製造することができるし、またその厚さも
薄くすることができる。なお、メモリ用および選択用薄
膜トランジスタをスタガー型とする薄膜E2PROMは、上記
実施例と逆の工程、つまり、ソース，ドレイン電極形成
→n+−ａ−Si層およびｉ−ａ−Si半導体層形成→ゲート
絶縁膜形成→ゲート電極形成の工程で製造することがで
きる。また、メモリ用および選択用薄膜トランジスタを
コプラナー型とする薄膜E2PROMは、ｉ−ａ−Si半導体層
およびn+−ａ−Si層形成→ソース，ドレイン電極形成→
ゲート絶縁膜形成→ゲート電極形成の工程で製造するこ
とができ、メモリ用および選択用薄膜トランジスタを逆
コプラナー型とする薄膜E2PROMは、ゲート電極形成→ゲ
ート絶縁膜形成→ソース，ドレイン電極形成→n+−ａ−
Siおよびｉ−ａ−Si半導体層形成の工程で製造すること
ができる。
の上にｉ−ａ−Si層13とn+−ａ−Si層14を膜付けした後
に、上記ゲート絶縁膜12のメモリ用薄膜トランジスタT1
部分の領域にSiイオンを注入して、この領域を有ヒステ
リシス部12aとしているが、このゲート絶縁膜12へのSi
イオンの注入は、ゲート絶縁膜12を形成した後（ｉ−ａ
−Si層13およびn+−ａ−Si層14を膜付けする前）に行な
ってもよい。また上記実施例では、メモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2とを逆スタガー型
のものとしているが、このメモリ用および選択用薄膜ト
ランジスタは、スタガー型、コプラナー型、逆コプラナ
ー型でもよく、その場合も、メモリ用薄膜トランジスタ
と選択用薄膜トランジスタのゲート絶縁膜を共通の絶縁
膜とすればメモリ用と選択用の薄膜トランジスタを同時
に形成することができるから、薄膜E2PROMを少ない工程
数で能率よく製造することができるし、またその厚さも
薄くすることができる。なお、メモリ用および選択用薄
膜トランジスタをスタガー型とする薄膜E2PROMは、上記
実施例と逆の工程、つまり、ソース，ドレイン電極形成
→n+−ａ−Si層およびｉ−ａ−Si半導体層形成→ゲート
絶縁膜形成→ゲート電極形成の工程で製造することがで
きる。また、メモリ用および選択用薄膜トランジスタを
コプラナー型とする薄膜E2PROMは、ｉ−ａ−Si半導体層
およびn+−ａ−Si層形成→ソース，ドレイン電極形成→
ゲート絶縁膜形成→ゲート電極形成の工程で製造するこ
とができ、メモリ用および選択用薄膜トランジスタを逆
コプラナー型とする薄膜E2PROMは、ゲート電極形成→ゲ
ート絶縁膜形成→ソース，ドレイン電極形成→n+−ａ−
Siおよびｉ−ａ−Si半導体層形成の工程で製造すること
ができる。
本発明の薄膜E2PROMは、メモリ用薄膜トランジスタと
選択用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜
とし、かつこのゲート絶縁膜はヒステリシス性をもたな
いSiN膜で形成するとともに、このSiN膜の前記メモリ用
薄膜トランジスタ部分の領域を、Siイオンの注入により
ヒステリシス性を付与した有ヒステリシス性部としたも
のであるから、この薄膜E2PROMは少ない工程数で能率よ
く製造できるし、また全体の厚さも薄くすることができ
る。
選択用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜
とし、かつこのゲート絶縁膜はヒステリシス性をもたな
いSiN膜で形成するとともに、このSiN膜の前記メモリ用
薄膜トランジスタ部分の領域を、Siイオンの注入により
ヒステリシス性を付与した有ヒステリシス性部としたも
のであるから、この薄膜E2PROMは少ない工程数で能率よ
く製造できるし、また全体の厚さも薄くすることができ
る。
また、本発明の薄膜E2PROMの製造方法は、メモリ用薄
膜トランジスタと選択用薄膜トランジスタの形成領域に
わたって共通のゲート絶縁膜を形成し、前記メモリ用薄
膜トランジスタと前記選択用薄膜トランジスタのゲート
電極、半導体層、ソース，ドレイン電極をそれぞれ同時
に形成するとともに、前記ゲート絶縁膜をヒステリシス
性をもたないSiN膜で形成して、このゲート絶縁膜のメ
モリ用薄膜トランジスタ部分の領域にSiイオンを注入す
ることによりこの領域にヒステリシス性を付与するもの
であるから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとを同時に形成することができる。
膜トランジスタと選択用薄膜トランジスタの形成領域に
わたって共通のゲート絶縁膜を形成し、前記メモリ用薄
膜トランジスタと前記選択用薄膜トランジスタのゲート
電極、半導体層、ソース，ドレイン電極をそれぞれ同時
に形成するとともに、前記ゲート絶縁膜をヒステリシス
性をもたないSiN膜で形成して、このゲート絶縁膜のメ
モリ用薄膜トランジスタ部分の領域にSiイオンを注入す
ることによりこの領域にヒステリシス性を付与するもの
であるから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとを同時に形成することができる。
第１図および第２図は本発明の一実施例を示す薄膜E2PR
OMの断面図およびその製造工程図、第３図は従来の薄膜
E2PROMの断面図である。 11……絶縁基板、T1……メモリ用薄膜トランジスタ、T2
……選択用薄膜トランジスタ、12……ゲート絶縁膜（ヒ
ステリシス性をもたないSiN膜）、12a……有ヒステリシ
ス性部、13……ｉ−ａ−Si半導体層、14……n+−ａ−Si
層、S1,S2……ソース電極、D1,D2……ドレイン電極、15
……接続配線、16……レジストマスク。
OMの断面図およびその製造工程図、第３図は従来の薄膜
E2PROMの断面図である。 11……絶縁基板、T1……メモリ用薄膜トランジスタ、T2
……選択用薄膜トランジスタ、12……ゲート絶縁膜（ヒ
ステリシス性をもたないSiN膜）、12a……有ヒステリシ
ス性部、13……ｉ−ａ−Si半導体層、14……n+−ａ−Si
層、S1,S2……ソース電極、D1,D2……ドレイン電極、15
……接続配線、16……レジストマスク。
Claims (2)
- 【請求項１】絶縁基板上にメモリ用薄膜トランジスタと
選択用薄膜トランジスタとを形成した薄膜E2PROMにおい
て、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とし、かつこ
のゲート絶縁膜はヒステリシス性をもたないSiN膜で形
成するとともに、このSiN膜の前記メモリ用薄膜トラン
ジスタ部分の領域を、Siイオンの注入によりヒステリシ
ス性を付与した有ヒステリシス性部としたことを特徴と
する薄膜E2PROM。 - 【請求項２】絶縁基板上にメモリ用薄膜トランジスタと
選択用薄膜トランジスタとを形成した薄膜E2PROMの製造
方法において、前記メモリ用薄膜トランジスタと前記選
択用薄膜トランジスタのゲート電極を同時に形成する工
程と、前記メモリ用薄膜トランジスタと前記選択用薄膜
トランジスタの形成領域にわたってヒステリシス性をも
たないSiN膜からなる共通のゲート絶縁膜を形成する工
程と、このゲート絶縁膜のメモリ用薄膜トランジスタ部
分の領域にSiイオンを注入してこの領域にヒステリシス
性を付与する工程と、前記メモリ用薄膜トランジスタと
前記選択用薄膜トランジスタの半導体層を同時に形成す
る工程と、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタのソース，ドレイン電極を同時に形成
する工程とからなることを特徴とする薄膜E2PROMの製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313811A JP2759153B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
| US07/427,252 US5060034A (en) | 1988-11-01 | 1989-10-25 | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| EP19890120022 EP0367152A3 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| CA002001692A CA2001692A1 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| KR1019890015839A KR930008498B1 (ko) | 1988-11-01 | 1989-11-01 | 박막트랜지스터를 사용한 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313811A JP2759153B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159768A JPH02159768A (ja) | 1990-06-19 |
| JP2759153B2 true JP2759153B2 (ja) | 1998-05-28 |
Family
ID=18045798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313811A Expired - Fee Related JP2759153B2 (ja) | 1988-11-01 | 1988-12-14 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759153B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012004920A1 (ja) | 2010-07-05 | 2012-01-12 | シャープ株式会社 | 薄膜トランジスタメモリ及びそれを備えた表示装置 |
-
1988
- 1988-12-14 JP JP63313811A patent/JP2759153B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159768A (ja) | 1990-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |