JP2951319B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2951319B2 JP2951319B2 JP17294898A JP17294898A JP2951319B2 JP 2951319 B2 JP2951319 B2 JP 2951319B2 JP 17294898 A JP17294898 A JP 17294898A JP 17294898 A JP17294898 A JP 17294898A JP 2951319 B2 JP2951319 B2 JP 2951319B2
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- polycrystalline
- electrode
- semiconductor layer
- semiconductor device
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Description
【０００１】
【発明の属する技術分野】本発明は多結晶膜からなる電
極を備えた半導体装置の製造方法に関する。
極を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】例えば半導体メモリに用いられるＭＯＳ
トランジスタにあっては、電極として多結晶シリコン
が、しばしば用いられる。斯かるＭＯＳトランジスタの
典型的構造を図３に示し、これを、その製造過程と共に
説明するに、先ず、シリコン基板（１）上全面に、熱酸
化膜及び多結晶シリコン膜を順次堆積した後、パターニ
ングによりゲート酸化膜（２）及びゲート電極（３）の
重畳体を残す。この後、イオン注入法による不純物拡散
を行うと、ゲート電極（３）に不純物が添加されると共
に、ゲート電極（３）がマスクとなって、ドレイン
（４）及びソース（５）が自己整合的に形成される。
トランジスタにあっては、電極として多結晶シリコン
が、しばしば用いられる。斯かるＭＯＳトランジスタの
典型的構造を図３に示し、これを、その製造過程と共に
説明するに、先ず、シリコン基板（１）上全面に、熱酸
化膜及び多結晶シリコン膜を順次堆積した後、パターニ
ングによりゲート酸化膜（２）及びゲート電極（３）の
重畳体を残す。この後、イオン注入法による不純物拡散
を行うと、ゲート電極（３）に不純物が添加されると共
に、ゲート電極（３）がマスクとなって、ドレイン
（４）及びソース（５）が自己整合的に形成される。
【０００３】上記構造における問題点は、ゲート電極へ
のイオン注入時に、チャネリング効果により注入イオン
がゲート電極（３）下の基板（１）に侵入し、トランジ
スタ特性を低下させる危険性のあるところである。
のイオン注入時に、チャネリング効果により注入イオン
がゲート電極（３）下の基板（１）に侵入し、トランジ
スタ特性を低下させる危険性のあるところである。
【０００４】そこで、特開昭６３−４８８６５号公報に
記載の如く、ゲート電極を構成する多結晶シリコンの結
晶粒径を小さくすることにより、注入イオンの基板への
侵入を阻止する構成が提案された。斯かる構造は、注入
イオンの阻止において効果を有する反面、ゲート電極の
抵抗率を高くする傾向をもつ。なぜなら、多結晶シリコ
ンの抵抗率は、その結晶粒径が小さくなるに従い大きく
なるからである。
記載の如く、ゲート電極を構成する多結晶シリコンの結
晶粒径を小さくすることにより、注入イオンの基板への
侵入を阻止する構成が提案された。斯かる構造は、注入
イオンの阻止において効果を有する反面、ゲート電極の
抵抗率を高くする傾向をもつ。なぜなら、多結晶シリコ
ンの抵抗率は、その結晶粒径が小さくなるに従い大きく
なるからである。
【０００５】
【発明が解決しようとする課題】従って、本発明は、多
結晶膜からなる電極にイオン注入する際に、注入イオン
が基板へ侵入するのを阻止し、かつ前記電極の抵抗率の
増大を抑制することを目的とする。
結晶膜からなる電極にイオン注入する際に、注入イオン
が基板へ侵入するのを阻止し、かつ前記電極の抵抗率の
増大を抑制することを目的とする。
【０００６】
【課題を解決するための手段】本発明半導体装置の製造
方法は、半導体層上に堆積温度を高温から低温に変化さ
せて出発膜を堆積し、次いでアニールすることにより前
記出発膜を多結晶化して多結晶膜とする工程と、前記半
導体層上に前記多結晶膜からなる電極を形成する工程
と、該電極をマスクとして前記半導体層にイオン注入を
行う工程と、を有することを特徴とする。また、半導体
層上に、堆積温度を高温から低温に漸次下降せしめて前
記出発膜を堆積することを特徴とし、堆積温度を高温か
ら低温に段階的に変化させて前記出発膜を形成すること
を特徴とする。
方法は、半導体層上に堆積温度を高温から低温に変化さ
せて出発膜を堆積し、次いでアニールすることにより前
記出発膜を多結晶化して多結晶膜とする工程と、前記半
導体層上に前記多結晶膜からなる電極を形成する工程
と、該電極をマスクとして前記半導体層にイオン注入を
行う工程と、を有することを特徴とする。また、半導体
層上に、堆積温度を高温から低温に漸次下降せしめて前
記出発膜を堆積することを特徴とし、堆積温度を高温か
ら低温に段階的に変化させて前記出発膜を形成すること
を特徴とする。
【０００７】或いは、半導体層上に、多結晶部分及びア
モルファス部分をこの順序で含む出発膜を形成し、次い
でアニールすることにより前記出発膜を多結晶化して多
結晶膜とする工程と、前記半導体層上に前記多結晶膜か
らなる電極を形成する工程と、該電極をマスクとして前
記半導体層にイオン注入を行う工程と、を有することを
特徴とする。
モルファス部分をこの順序で含む出発膜を形成し、次い
でアニールすることにより前記出発膜を多結晶化して多
結晶膜とする工程と、前記半導体層上に前記多結晶膜か
らなる電極を形成する工程と、該電極をマスクとして前
記半導体層にイオン注入を行う工程と、を有することを
特徴とする。
【０００８】加えて、前記多結晶膜がシリコンの多結晶
膜であることを特徴とする。
膜であることを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図１
を参照して説明する。
を参照して説明する。
【００１０】基板となるシリコン半導体層（１０）に、
熱酸化法により、酸化膜（１１）を３００Å形成する。
続いてこの上に出発膜となるシリコン膜（１２’）をＳ
ｉＨ 4の熱分解により減圧ＣＶＤ法にて３０００Å堆積
させる（図１Ａ）。堆積温度は６２０℃程度の高温から
５６０℃程度の低温にまで漸次下降せしめ、圧力０．５
Ｔｏｒｒ、ＳｉＨ4流量１２０ｃｃ／ｍｉｎとする。堆
積温度がおよそ５７５℃を境にして低温側では堆積され
たシリコンはアモルファス状態であり、高温側では多結
晶化している。図１Ａにおいて、番号（１２ａ）はアモ
ルファス部分を、又番号（１２ｂ）は多結晶部分をそれ
ぞれ示している。
熱酸化法により、酸化膜（１１）を３００Å形成する。
続いてこの上に出発膜となるシリコン膜（１２’）をＳ
ｉＨ 4の熱分解により減圧ＣＶＤ法にて３０００Å堆積
させる（図１Ａ）。堆積温度は６２０℃程度の高温から
５６０℃程度の低温にまで漸次下降せしめ、圧力０．５
Ｔｏｒｒ、ＳｉＨ4流量１２０ｃｃ／ｍｉｎとする。堆
積温度がおよそ５７５℃を境にして低温側では堆積され
たシリコンはアモルファス状態であり、高温側では多結
晶化している。図１Ａにおいて、番号（１２ａ）はアモ
ルファス部分を、又番号（１２ｂ）は多結晶部分をそれ
ぞれ示している。
【００１１】次いで、６００℃、１０時間のアニールを
行い、上記出発膜（１２’）を多結晶化して多結晶膜
（１２）とする。この際、図１Ａにおけるアモルファス
部分（１２ａ）は多結晶化し、同図Ｂに示す如く、多結
晶化部分（１２ｃ）となる。アニール後の結晶粒径は、
当初アモルファス状態であるか多結晶状態であるかに拘
らず、前記ＣＶＤ法堆積時の堆積温度に依存したものと
なり、斯かる依存特性が図２に示されている。同図から
判る様に、堆積温度が低いほど、結晶粒径は大きくな
る。従って、今の場合、多結晶膜（１２）の裏面側（即
ち半導体層１０側）から表面側に向けて、多結晶膜（１
２）を構成する多結晶の粒径が順次大となる。
行い、上記出発膜（１２’）を多結晶化して多結晶膜
（１２）とする。この際、図１Ａにおけるアモルファス
部分（１２ａ）は多結晶化し、同図Ｂに示す如く、多結
晶化部分（１２ｃ）となる。アニール後の結晶粒径は、
当初アモルファス状態であるか多結晶状態であるかに拘
らず、前記ＣＶＤ法堆積時の堆積温度に依存したものと
なり、斯かる依存特性が図２に示されている。同図から
判る様に、堆積温度が低いほど、結晶粒径は大きくな
る。従って、今の場合、多結晶膜（１２）の裏面側（即
ち半導体層１０側）から表面側に向けて、多結晶膜（１
２）を構成する多結晶の粒径が順次大となる。
【００１２】その後、パターニングによりゲート酸化膜
（１３）及びゲート電極（１４）の重畳体を残す。この
パターニングのためには、多結晶シリコン膜（１２）に
対してはＳＦ6を主体としたガスを、又酸化膜（１１）
に対してはＣＨＦ3を主体としたガスを、夫々用いたＲ
ＩＥ（反応性イオンエッチング）法が採用される。
（１３）及びゲート電極（１４）の重畳体を残す。この
パターニングのためには、多結晶シリコン膜（１２）に
対してはＳＦ6を主体としたガスを、又酸化膜（１１）
に対してはＣＨＦ3を主体としたガスを、夫々用いたＲ
ＩＥ（反応性イオンエッチング）法が採用される。
【００１３】最後に、イオン注入法による不純物拡散を
行うと、ゲート電極（１４）に不純物が添加されると共
に、ゲート電極（１４）がマスクとなってシリコン半導
体（１０）中にドレイン（１５）及びソース（１６）の
不純物拡散領域が自己整合的に形成される。注入イオン
としてはリン等が最適である。
行うと、ゲート電極（１４）に不純物が添加されると共
に、ゲート電極（１４）がマスクとなってシリコン半導
体（１０）中にドレイン（１５）及びソース（１６）の
不純物拡散領域が自己整合的に形成される。注入イオン
としてはリン等が最適である。
【００１４】この様にして本発明製造方法により製造さ
れた半導体装置の構造にあっては、多結晶膜からなるゲ
ート電極（１４）の表面側に結晶粒径の大きい領域が形
成されるためゲート電極の抵抗率は大きくならず、又、
ゲート電極（１４）の裏面側には結晶粒径の小さい部分
が形成されるため、ゲート電極（１４）へのイオン注入
時に、注入イオンが半導体層（１０）内に侵入すること
が阻止される。
れた半導体装置の構造にあっては、多結晶膜からなるゲ
ート電極（１４）の表面側に結晶粒径の大きい領域が形
成されるためゲート電極の抵抗率は大きくならず、又、
ゲート電極（１４）の裏面側には結晶粒径の小さい部分
が形成されるため、ゲート電極（１４）へのイオン注入
時に、注入イオンが半導体層（１０）内に侵入すること
が阻止される。
【００１５】上記実施例では、ゲート電極（１４）を構
成する多結晶膜の結晶粒径は、ゲート電極（１４）の裏
面側から表面側に向かって漸増するものであったが、段
階的に変化されても良い。その場合、多結晶シリコン膜
（１２）の堆積温度を当初高い値に固定して堆積を行
い、適当な膜厚になった時点で、反応ガス供給を停止す
ると共に堆積温度を下げ、この温度が所定の値に達した
時点で、堆積温度を維持し、かつ反応ガス供給を再開す
ることとなる。
成する多結晶膜の結晶粒径は、ゲート電極（１４）の裏
面側から表面側に向かって漸増するものであったが、段
階的に変化されても良い。その場合、多結晶シリコン膜
（１２）の堆積温度を当初高い値に固定して堆積を行
い、適当な膜厚になった時点で、反応ガス供給を停止す
ると共に堆積温度を下げ、この温度が所定の値に達した
時点で、堆積温度を維持し、かつ反応ガス供給を再開す
ることとなる。
【００１６】又、電極材料として、多結晶シリコンの
他、他の結晶材料をも使用し得る。
他、他の結晶材料をも使用し得る。
【００１７】以上説明した如く、本発明によれば、堆積
温度を高温から低温に変化させて出発膜を堆積し、次い
でアニールすることにより前記出発膜を多結晶化して多
結晶膜とする工程と、前記半導体層上に前記多結晶膜か
らなる電極を形成する工程を有しているので、裏面側で
の結晶粒径が小さく、また表面側での結晶粒径が大きい
多結晶膜からなる電極を形成できる。
温度を高温から低温に変化させて出発膜を堆積し、次い
でアニールすることにより前記出発膜を多結晶化して多
結晶膜とする工程と、前記半導体層上に前記多結晶膜か
らなる電極を形成する工程を有しているので、裏面側で
の結晶粒径が小さく、また表面側での結晶粒径が大きい
多結晶膜からなる電極を形成できる。
【００１８】そして、本発明によれば、上記のように裏
面側での結晶粒径が小さく、また表面側での結晶粒径が
大きい多結晶膜からなる電極をマスクとして前記半導体
層にイオン注入を行っている。従って、例えば本発明製
造方法によりＭＯＳトランジスタを製造した場合にあっ
ては、電極の裏面側での結晶粒径の小さい領域がイオン
注入時における注入イオンの半導体層内への侵入を阻止
し、且つ電極の表面側での結晶粒径の大きい領域により
電極の抵抗率が大きくなることもない。従って、特性の
良好な半導体装置を製造することができる。
面側での結晶粒径が小さく、また表面側での結晶粒径が
大きい多結晶膜からなる電極をマスクとして前記半導体
層にイオン注入を行っている。従って、例えば本発明製
造方法によりＭＯＳトランジスタを製造した場合にあっ
ては、電極の裏面側での結晶粒径の小さい領域がイオン
注入時における注入イオンの半導体層内への侵入を阻止
し、且つ電極の表面側での結晶粒径の大きい領域により
電極の抵抗率が大きくなることもない。従って、特性の
良好な半導体装置を製造することができる。
【図１】本発明製造方法を説明するための工程別断面図
である。
である。
【図２】堆積温度と結晶粒径との関係を示す曲線図であ
る。
る。
【図３】従来のＭＯＳトランジスタの断面図である。
１０ 半導体基板 １１ 酸化膜 １２’出発膜 １２ 多結晶膜 １３ ゲート酸化膜 １４ ゲート電極
フロントページの続き (72)発明者 秋月 誠 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 青江 弘行 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平２−298074（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/78
Claims (5)
- 【請求項１】 半導体層上に堆積温度を高温から低温に
変化させて出発膜を堆積し、次いでアニールすることに
より前記出発膜を多結晶化して多結晶膜とする工程と、
前記半導体層上に前記多結晶膜からなる電極を形成する
工程と、該電極をマスクとして前記半導体層にイオン注
入を行う工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体層上に、堆積温度を高温から低温
に漸次下降せしめて前記出発膜を堆積することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体層上に、堆積温度を高温から低温
に段階的に変化させて前記出発膜を形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 半導体層上に、多結晶部分及びアモルフ
ァス部分をこの順序で含む出発膜を形成し、次いでアニ
ールすることにより前記出発膜を多結晶化して多結晶膜
とする工程と、前記半導体層上に前記多結晶膜からなる
電極を形成する工程と、該電極をマスクとして前記半導
体層にイオン注入を行う工程と、を有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記多結晶膜がシリコンの多結晶膜であ
ることを特徴とする請求項１乃至４のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17294898A JP2951319B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17294898A JP2951319B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138612A Division JP2944103B2 (ja) | 1989-05-31 | 1989-05-31 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321861A JPH10321861A (ja) | 1998-12-04 |
| JP2951319B2 true JP2951319B2 (ja) | 1999-09-20 |
Family
ID=15951332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17294898A Expired - Lifetime JP2951319B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2951319B2 (ja) |
-
1998
- 1998-06-19 JP JP17294898A patent/JP2951319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10321861A (ja) | 1998-12-04 |
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