JPS6376377A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6376377A JPS6376377A JP22130386A JP22130386A JPS6376377A JP S6376377 A JPS6376377 A JP S6376377A JP 22130386 A JP22130386 A JP 22130386A JP 22130386 A JP22130386 A JP 22130386A JP S6376377 A JPS6376377 A JP S6376377A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に関し、特にＭ
ＩＳ型電界効果トランジスタのソース、ドレイン領域の
形成方法に関する。
ＩＳ型電界効果トランジスタのソース、ドレイン領域の
形成方法に関する。
従来、ＬＤＤ構造のＭＩＳ型電界効果トランジスタのソ
ース、ドレイン領域を形成するには多結晶シリコン・ゲ
ート電極と自己整合させて浅い低濃度拡散層をまずイオ
ン注入で形成し、ついでこ１７）多結晶シリコン・ゲー
ト電極の側壁にシリコン酸化膜などから成るスペーサー
全形成しこれをマスクにして深い高濃度拡散層備じくイ
オン打込みで！形成する手法が一般に行なわれる。
ース、ドレイン領域を形成するには多結晶シリコン・ゲ
ート電極と自己整合させて浅い低濃度拡散層をまずイオ
ン注入で形成し、ついでこ１７）多結晶シリコン・ゲー
ト電極の側壁にシリコン酸化膜などから成るスペーサー
全形成しこれをマスクにして深い高濃度拡散層備じくイ
オン打込みで！形成する手法が一般に行なわれる。
第３図（ａｌおよび（ｂ）は従来のＭＩＳ型電界効果ト
ランジスタにおけるソース、ドレイン領域の形成方法を
示す部分工程図で、ソースおよびドレインの各浅い低濃
度拡散層６および７は第３図（ａ）に示すように多結晶
シリコン・ゲート電極５と自己整合するイオン注入でそ
れぞれ形成さｎ％また、深い高濃度拡散層８および９は
第３図（ｂ）が示すように多結晶シリコン・ゲート電極
５の側壁に形成さｎるスペーサ１０および１１をマスク
とする同じくイオン注入法でそれぞれ形成される。勿論
、これら拡散層を通常の熱拡散により形成してもよ■（
図示しない）が、何れにしても高濃度拡散層８゜９はス
ペーサ１０．ｌｌ’ｉ介してそれぞ詐形成される。
ランジスタにおけるソース、ドレイン領域の形成方法を
示す部分工程図で、ソースおよびドレインの各浅い低濃
度拡散層６および７は第３図（ａ）に示すように多結晶
シリコン・ゲート電極５と自己整合するイオン注入でそ
れぞれ形成さｎ％また、深い高濃度拡散層８および９は
第３図（ｂ）が示すように多結晶シリコン・ゲート電極
５の側壁に形成さｎるスペーサ１０および１１をマスク
とする同じくイオン注入法でそれぞれ形成される。勿論
、これら拡散層を通常の熱拡散により形成してもよ■（
図示しない）が、何れにしても高濃度拡散層８゜９はス
ペーサ１０．ｌｌ’ｉ介してそれぞ詐形成される。
なお、ここで、１，２．３および４は半導体基板、半導
体基板１内のウェル領域、素子分離領域およびゲート絶
縁膜をそれぞれ示し、また、矢印はイオン注入される半
導体不純物を示すものである。
体基板１内のウェル領域、素子分離領域およびゲート絶
縁膜をそれぞれ示し、また、矢印はイオン注入される半
導体不純物を示すものである。
しかし、この従来のソースドレイン領域の形成方法によ
るとスペーサ１０，１１はリン硅酸ガラス膜（ＰＳＧ）
またはシリコン酸化膜の基板上への直接被着とその全面
エツチングとによって形成されるので他のシリコン酸化
膜、特に素子分離領域３に膜減りが生じ素子分離能力を
低下させる。
るとスペーサ１０，１１はリン硅酸ガラス膜（ＰＳＧ）
またはシリコン酸化膜の基板上への直接被着とその全面
エツチングとによって形成されるので他のシリコン酸化
膜、特に素子分離領域３に膜減りが生じ素子分離能力を
低下させる。
また、イオン打込みに使い不要となったスペーサを他の
膜を傷めることなく除去することが難しいので不純物が
スペーサ内にトラップされることがあるとトランジスタ
のしきい値電圧（ｖｉ：；ｈ ）が変動し、高温保管の
場合などで特性が変動をおこす危険性をもつ。
膜を傷めることなく除去することが難しいので不純物が
スペーサ内にトラップされることがあるとトランジスタ
のしきい値電圧（ｖｉ：；ｈ ）が変動し、高温保管の
場合などで特性が変動をおこす危険性をもつ。
また、ゲート電極が高融点金属のシリサイドまたはポリ
サイドから成る場合では、電極材そのものが酸化され易
い性質をもつので打込み不純物の押込みには特別な注意
が必要とされる。すなわち、不純物の押込み工程は露出
されたゲー）ＩＫ電極材直接大気に触れないように窒素
等の不活性ガスで包み込んだ状態で行なう必要が生じる
。通常の生産ラインではこの押込み工程はガス・フロ・
−の不活性雰囲気内で行なわれるがゲート電極材の酸化
による不良の発生全絶無とすることは生産効率を考える
限勺不可能である。
サイドから成る場合では、電極材そのものが酸化され易
い性質をもつので打込み不純物の押込みには特別な注意
が必要とされる。すなわち、不純物の押込み工程は露出
されたゲー）ＩＫ電極材直接大気に触れないように窒素
等の不活性ガスで包み込んだ状態で行なう必要が生じる
。通常の生産ラインではこの押込み工程はガス・フロ・
−の不活性雰囲気内で行なわれるがゲート電極材の酸化
による不良の発生全絶無とすることは生産効率を考える
限勺不可能である。
このように、基板上のシリコン酸化膜を直接介して不純
物を注入する従来のソース、ドレイン領域の形成方法で
は、素子分離領域その他の半導体膜を膜ｇｔ）させ、ま
た、ゲート・しきい値電圧を変動させるなど信頓性上好
ましからざる影響？与えるはかりでなく、ゲート電極に
高融点金属を用いた場合には製造工程を複雑化し且つ低
効率化する。
物を注入する従来のソース、ドレイン領域の形成方法で
は、素子分離領域その他の半導体膜を膜ｇｔ）させ、ま
た、ゲート・しきい値電圧を変動させるなど信頓性上好
ましからざる影響？与えるはかりでなく、ゲート電極に
高融点金属を用いた場合には製造工程を複雑化し且つ低
効率化する。
本発明の目的は、上記の情況に鑑み、スペーサの形成お
よび除去に伴なう素子分離領域その他の素子絶縁膜の過
剰エツチング問題および高融点金属ゲート電極の酸化に
よる不良発生問題？完全に２５決し得るＬＤＤ構造のソ
ース、ドレイン惧域形成工ａｔ−備えた半等体集積回路
装置の製造方法を提供することである。
よび除去に伴なう素子分離領域その他の素子絶縁膜の過
剰エツチング問題および高融点金属ゲート電極の酸化に
よる不良発生問題？完全に２５決し得るＬＤＤ構造のソ
ース、ドレイン惧域形成工ａｔ−備えた半等体集積回路
装置の製造方法を提供することである。
ニング工程と、前記素子分離領域に取囲まれる島を形成
する工程と、前記素子分離・須域、シリコン酸化膜およ
びゲート電極を含む基板全面にｅＶＤシリコン窒化ＩＡ
ヲ成長せしめる工程と、前記シリコン酸化膜とＣＶＤシ
リコン窒化膜との複合膜？介し低］区不純吻２基板内に
イオン注入する低４度のソースおよびドレイン拡散層の
各形成工程と、前記ＣＶＤシリコン窒化膜で被根さｆる
前記ゲート電極の両側面にリン硅涌艷ガラスまたはシリ
コン酸化膜からなるスペーサをそれぞ扛形成する工程と
、前記スペーサをマスクとして高Ｑ度不純物を基板内に
イオン注入する高濃度のソースおよびドレイン拡散層の
各形成工程と、前記スペーサおよびＣＶＤシリコン窒化
膜を基板およびゲート電他上より全て除去するエツチン
グ工程とを含む。ここで、ゲート電極は高融点金属のポ
リサイドまたはシリサイドから形成されていてもよく、
また、ゲート絶縁膜にシリコン窒化膜が用いられていて
もよい。
する工程と、前記素子分離・須域、シリコン酸化膜およ
びゲート電極を含む基板全面にｅＶＤシリコン窒化ＩＡ
ヲ成長せしめる工程と、前記シリコン酸化膜とＣＶＤシ
リコン窒化膜との複合膜？介し低］区不純吻２基板内に
イオン注入する低４度のソースおよびドレイン拡散層の
各形成工程と、前記ＣＶＤシリコン窒化膜で被根さｆる
前記ゲート電極の両側面にリン硅涌艷ガラスまたはシリ
コン酸化膜からなるスペーサをそれぞ扛形成する工程と
、前記スペーサをマスクとして高Ｑ度不純物を基板内に
イオン注入する高濃度のソースおよびドレイン拡散層の
各形成工程と、前記スペーサおよびＣＶＤシリコン窒化
膜を基板およびゲート電他上より全て除去するエツチン
グ工程とを含む。ここで、ゲート電極は高融点金属のポ
リサイドまたはシリサイドから形成されていてもよく、
また、ゲート絶縁膜にシリコン窒化膜が用いられていて
もよい。
本発明によれば、イオン注入工程に先立って被着せしめ
たＣＶＤシリコン窒化膜はスペーサの形成および除去を
他の素子絶縁膜を傷めることなく行なわせ、また、不純
物押込み工程で生じ易いポリサイドまたはシリサイド、
ゲート電極の酸化による不浸発生を有効に防止し得る。
たＣＶＤシリコン窒化膜はスペーサの形成および除去を
他の素子絶縁膜を傷めることなく行なわせ、また、不純
物押込み工程で生じ易いポリサイドまたはシリサイド、
ゲート電極の酸化による不浸発生を有効に防止し得る。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示すソース
。
。
ドレイン領域の形成工程図である。本実施例によれば、
ＬＤＤ構造のＭＩＳ型電界効果トランジスタのソース、
ドレイン領域はつぎの数工程で形成される。すなわち、
半導体基板１にはウェル領域２、素子分離領域３．ゲー
ト絶縁膜４に等しい膜厚のシリコン酸化膜１２および多
結晶シリコン・ゲート電極５が、第１図（ａ）に示すよ
うに公知の技術によシそ詐ぞれ形成され、ついでこの基
板全面ＩｃｃＶＤシ１７ コア１（ＩＪＩ ３２＞Ｅｌ
００〜４００Ａの膜厚で成長された後、錆度ｌ×１０
１３〜ｌＸｌ０１４ｃｍ−２の低濃度不純物が矢印の如
くイオン注入されて低１［のソースおよびドレイン拡散
層６および７がそ詐ぞれ形成される。すなわち、本発明
によれば、半導体不純物は従来のようにシリコン酸化膜
１２を直接にではなくこの上面を被覆するＣＶＤシリコ
ン窒化膜１３との複合膜を介してそれぞれイオン注入さ
れる。〔第１図（ａ）参照〕。ついで多結晶シリコン・
ゲート電極５０両側面にはスペーサ１０および１１が第
１図（ｂ）に示すようにＣＶＤシリコン窒化膜１３を残
したままの状態でそれぞれ形成され、これをマスクとす
る高７ＡＩ不純物（ｌＸｌ０ 〜ｌＸｌ０ ｃｍ
） のイオン注入によって高濃度のソースおよびドレイ
ン拡散層８および９がそれぞれ形成される。これらスペ
ーサ１０および１１を形成するには、まず膜厚３０００
〜７０００Ａのリン硅酸ガラス（ＰＳＧ）膜ま几はシリ
コン酸化膜（Ｓｉｎ２）ｉｃＶＤシリコン窒化膜１３上
にＣＶＤ放長させ、ついでエツチング工程を経て多結晶
シリコン・ゲート電極５の両側面に２０００〜４００Ｏ
Ａ の幅量で残せばよい。このように高濃度のソースお
よびドレイン拡散層８および９はＣＶＤシリコン窒化膜
１３上に形成されたスペーサ１０および１１ｔ−マスク
とするイオン注入法によってそれぞれ形成される。この
際、半導体不純物は低濃度拡散層の場合と同じようにシ
リコン酸化膜を直接介するのではなく、この上面を被覆
するＣＶＤシリコン窒化膜１３との複合膜を介してそれ
ぞれイオン注入される。
ＬＤＤ構造のＭＩＳ型電界効果トランジスタのソース、
ドレイン領域はつぎの数工程で形成される。すなわち、
半導体基板１にはウェル領域２、素子分離領域３．ゲー
ト絶縁膜４に等しい膜厚のシリコン酸化膜１２および多
結晶シリコン・ゲート電極５が、第１図（ａ）に示すよ
うに公知の技術によシそ詐ぞれ形成され、ついでこの基
板全面ＩｃｃＶＤシ１７ コア１（ＩＪＩ ３２＞Ｅｌ
００〜４００Ａの膜厚で成長された後、錆度ｌ×１０
１３〜ｌＸｌ０１４ｃｍ−２の低濃度不純物が矢印の如
くイオン注入されて低１［のソースおよびドレイン拡散
層６および７がそ詐ぞれ形成される。すなわち、本発明
によれば、半導体不純物は従来のようにシリコン酸化膜
１２を直接にではなくこの上面を被覆するＣＶＤシリコ
ン窒化膜１３との複合膜を介してそれぞれイオン注入さ
れる。〔第１図（ａ）参照〕。ついで多結晶シリコン・
ゲート電極５０両側面にはスペーサ１０および１１が第
１図（ｂ）に示すようにＣＶＤシリコン窒化膜１３を残
したままの状態でそれぞれ形成され、これをマスクとす
る高７ＡＩ不純物（ｌＸｌ０ 〜ｌＸｌ０ ｃｍ
） のイオン注入によって高濃度のソースおよびドレイ
ン拡散層８および９がそれぞれ形成される。これらスペ
ーサ１０および１１を形成するには、まず膜厚３０００
〜７０００Ａのリン硅酸ガラス（ＰＳＧ）膜ま几はシリ
コン酸化膜（Ｓｉｎ２）ｉｃＶＤシリコン窒化膜１３上
にＣＶＤ放長させ、ついでエツチング工程を経て多結晶
シリコン・ゲート電極５の両側面に２０００〜４００Ｏ
Ａ の幅量で残せばよい。このように高濃度のソースお
よびドレイン拡散層８および９はＣＶＤシリコン窒化膜
１３上に形成されたスペーサ１０および１１ｔ−マスク
とするイオン注入法によってそれぞれ形成される。この
際、半導体不純物は低濃度拡散層の場合と同じようにシ
リコン酸化膜を直接介するのではなく、この上面を被覆
するＣＶＤシリコン窒化膜１３との複合膜を介してそれ
ぞれイオン注入される。
ここで、スペーサ１０．１１およびＣＶＤシリコン窒化
膜１３をそれぞれ除去１詐ば第１図（Ｃ）に示す如きソ
ース、ドレイン領域を備える半導体装置を得る。この際
、スペーサ１０．１１とＣＶＤシリコン窒化膜１３をそ
れぞれ個別に除去してもよいし、或いはリフト・リーフ
法を用いて同時に除去してもよい。
膜１３をそれぞれ除去１詐ば第１図（Ｃ）に示す如きソ
ース、ドレイン領域を備える半導体装置を得る。この際
、スペーサ１０．１１とＣＶＤシリコン窒化膜１３をそ
れぞれ個別に除去してもよいし、或いはリフト・リーフ
法を用いて同時に除去してもよい。
本発明によれば、基板全面に成長されたＣＶＤシリコン
窒化膜１３はスペーサ１０および１１を形成する除虫じ
る素子分離領域３その他の素子絶縁膜の膜減シを防止し
、また、基板表面をイオン注入に伴なう損傷から保護す
るよう機能する。更にスペーサ１０．ｌｌｉ他の膜を全
く傷めることなく除去し得るのでスペーサ内にトラップ
された不純物によるしきい値電圧（ｖ＋ｈ）の変動の問
題は完全に解決される。以上はゲート絶縁膜４がシリコ
ン酸化膜の場合を説明したがシリコン窒化膜に代えて実
施することも容易である。
窒化膜１３はスペーサ１０および１１を形成する除虫じ
る素子分離領域３その他の素子絶縁膜の膜減シを防止し
、また、基板表面をイオン注入に伴なう損傷から保護す
るよう機能する。更にスペーサ１０．ｌｌｉ他の膜を全
く傷めることなく除去し得るのでスペーサ内にトラップ
された不純物によるしきい値電圧（ｖ＋ｈ）の変動の問
題は完全に解決される。以上はゲート絶縁膜４がシリコ
ン酸化膜の場合を説明したがシリコン窒化膜に代えて実
施することも容易である。
第２図（ａ）および（ｂｌは本発明の他の実施例を示す
ソース、ドレイン領域の形成工程図である。本実施例に
よれば、ゲート電極は高融点金属のポリサイドで形成さ
れる。すなわち、ゲート電極１４は多結晶シリコンと高
融点金属からなるポリサイド層からなる。ここで、第２
図（ａ） 、 （ｂｌは第１図（ａ）。
ソース、ドレイン領域の形成工程図である。本実施例に
よれば、ゲート電極は高融点金属のポリサイドで形成さ
れる。すなわち、ゲート電極１４は多結晶シリコンと高
融点金属からなるポリサイド層からなる。ここで、第２
図（ａ） 、 （ｂｌは第１図（ａ）。
（ｂ）に対応する工程でそれぞれ共通符号が付されてい
る。本実施例によれば、酸化され易いポリサイド・ゲー
ト電極１４は不純物の押込み工程が行なわれている間そ
の全面１ｃＶＤシリコン窒化膜１３で保護されているの
で、従来のように不活性雰囲気を準備せずとも酸化によ
るゲート電極不良を発生することがない。従って、すで
に述べた３つの効果と相俟って生産歩溜りを顕著に向上
せしめ得る。以上はゲート１ｊＬ極がシリサイドから成
る場合でも全く同等の効果を奏し得る。
る。本実施例によれば、酸化され易いポリサイド・ゲー
ト電極１４は不純物の押込み工程が行なわれている間そ
の全面１ｃＶＤシリコン窒化膜１３で保護されているの
で、従来のように不活性雰囲気を準備せずとも酸化によ
るゲート電極不良を発生することがない。従って、すで
に述べた３つの効果と相俟って生産歩溜りを顕著に向上
せしめ得る。以上はゲート１ｊＬ極がシリサイドから成
る場合でも全く同等の効果を奏し得る。
以上詳細に説明したように、本発明によれば、素子分離
領域その他の素子絶縁膜に何等の影響を与えることなく
スペーサの形成および除去をそれぞれ必要な時期に行な
い得るので、こ詐ら素子絶縁膜の耐圧その他の特性劣化
およびゲートしきい値電圧変動を生じることなくソース
、ドレイン領域の各低濃厩拡散層および高濃度拡散層を
それぞれ容易に形成し得る。また、ゲート１臘が高融点
金属のポリサイドまたはシリサイドから成る場合であり
てもゲート電極の酸化による不良を確実に防止しつつソ
ース、ドレイン領域の形成を行なり得るのでＣＶＤ法に
よるシリコン窒化膜の低温成長効果と相俟って生産歩溜
シを格段に向上することができる。すなわち、ＬＤＤ構
造のＭＩＳ型電界効果トランジスタの信頼性および生産
歩溜ルの向上に顕著なる効果をあり−ることかできる。
領域その他の素子絶縁膜に何等の影響を与えることなく
スペーサの形成および除去をそれぞれ必要な時期に行な
い得るので、こ詐ら素子絶縁膜の耐圧その他の特性劣化
およびゲートしきい値電圧変動を生じることなくソース
、ドレイン領域の各低濃厩拡散層および高濃度拡散層を
それぞれ容易に形成し得る。また、ゲート１臘が高融点
金属のポリサイドまたはシリサイドから成る場合であり
てもゲート電極の酸化による不良を確実に防止しつつソ
ース、ドレイン領域の形成を行なり得るのでＣＶＤ法に
よるシリコン窒化膜の低温成長効果と相俟って生産歩溜
シを格段に向上することができる。すなわち、ＬＤＤ構
造のＭＩＳ型電界効果トランジスタの信頼性および生産
歩溜ルの向上に顕著なる効果をあり−ることかできる。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示すソース
。 ドレイン領域の形成工程図、第２図（ａ）および（ｂ）
は本発明の他の実施例を示すソース、ドレイン領域の形
成工程図、第３図（ａ）および（ｂ）は従来のＭＩＳ型
電界効果トランジスタにおけるノース、ドレイン領域の
形成方法を示す部分工程図である。 １・・・・・・牛導体基板、２・・・・・・フェル領域
、３・・・・・・素子分離領域、４・・・・・・ゲート
絶縁膜、５・・・・・・多結晶シリコン・ゲート電極、
６・・・・・・低ａ度ソース拡散層、７・・・・・・低
ｉｆドレイン拡散層、８・・・・・・高濃度ソース拡散
層、９・・・・・・高濃度ソース拡散層、１０．１１・
・・・・・スペーサ、１２・・・・・・シリコン酸化膜
、１３・・・・・・ＣＶＤシリコン窒化膜、１４・・・
・・・高融点金属ポリサイド・ゲート電極。 ヌ罠 ゛ 代理人 弁理士 内 原 日 ）゛、・
−ヅ ＼、−ツメ （６Ｌ） （ｂ） 廣 ｆｖＡ （Ｃノ 茅 ｌ ＴＭ （６Ｌ） （ｂ） 牛 ２ 図
。 ドレイン領域の形成工程図、第２図（ａ）および（ｂ）
は本発明の他の実施例を示すソース、ドレイン領域の形
成工程図、第３図（ａ）および（ｂ）は従来のＭＩＳ型
電界効果トランジスタにおけるノース、ドレイン領域の
形成方法を示す部分工程図である。 １・・・・・・牛導体基板、２・・・・・・フェル領域
、３・・・・・・素子分離領域、４・・・・・・ゲート
絶縁膜、５・・・・・・多結晶シリコン・ゲート電極、
６・・・・・・低ａ度ソース拡散層、７・・・・・・低
ｉｆドレイン拡散層、８・・・・・・高濃度ソース拡散
層、９・・・・・・高濃度ソース拡散層、１０．１１・
・・・・・スペーサ、１２・・・・・・シリコン酸化膜
、１３・・・・・・ＣＶＤシリコン窒化膜、１４・・・
・・・高融点金属ポリサイド・ゲート電極。 ヌ罠 ゛ 代理人 弁理士 内 原 日 ）゛、・
−ヅ ＼、−ツメ （６Ｌ） （ｂ） 廣 ｆｖＡ （Ｃノ 茅 ｌ ＴＭ （６Ｌ） （ｂ） 牛 ２ 図
Claims (3)
- （１）半導体基板上に素子分離領域を形成するパターニ
ング工程と、前記素子分離領域に取囲まれる島状の基板
領域内にゲート絶縁膜およびシリコン酸化膜をそれぞれ
形成する工程と、前記ゲート絶縁膜上にゲート電極を形
成する工程と、前記素子分離領域シリコン酸化膜および
ゲート電極を含む基板全面にＣＶＤシリコン窒化膜を成
長せしめる工程と、前記シリコン酸化膜とＣＶＤシリコ
ン窒化膜との複合膜を介し低濃度不純物を基板内にイオ
ン注入する低濃度のソースおよびドレイン拡散層の各形
成工程と、前記ＣＶＤシリコン窒化膜で被覆される前記
ゲート電極の両側面にリン硅酸ガラスまたはシリコン酸
化膜からなるスペーサをそれぞれ形成する工程と、前記
スペーサをマスクとして高濃度不純物を基板内にイオン
注入する高濃度のソースおよびドレイン拡散層の各形成
工程と、前記スペーサおよびＣＶＤシリコン窒化膜を基
板およびゲート電極上より全て除去するエッチング工程
とを含むことを特徴とする半導体集積回路装置の製造方
法。 - （２）前記ゲート電極が高融点金属のポリサイドまたは
シリサイドからなることを特徴とする特許請求の範囲第
（１）項記載の半導体集積回路装置の製造方法。 - （３）前記ゲート絶縁膜がシリコン窒化膜からなること
を特徴とする特許請求の範囲第（１）項記載の半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221303A JPH067557B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221303A JPH067557B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376377A true JPS6376377A (ja) | 1988-04-06 |
| JPH067557B2 JPH067557B2 (ja) | 1994-01-26 |
Family
ID=16764678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221303A Expired - Fee Related JPH067557B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067557B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313817A (ja) * | 1987-06-16 | 1988-12-21 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPH0235740A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| JP2007103619A (ja) * | 2005-10-04 | 2007-04-19 | Sumco Corp | Ｓｏｉ基板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182568A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-18 JP JP61221303A patent/JPH067557B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182568A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS63313817A (ja) * | 1987-06-16 | 1988-12-21 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPH0235740A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| JP2007103619A (ja) * | 2005-10-04 | 2007-04-19 | Sumco Corp | Ｓｏｉ基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067557B2 (ja) | 1994-01-26 |
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