JPH07249767A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07249767A JPH07249767A JP4020394A JP4020394A JPH07249767A JP H07249767 A JPH07249767 A JP H07249767A JP 4020394 A JP4020394 A JP 4020394A JP 4020394 A JP4020394 A JP 4020394A JP H07249767 A JPH07249767 A JP H07249767A
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Abstract
(57)【要約】
【目的】 MOS FET に関し，ソースドレイン領域形成の
際にゲート電極のイオン突き抜け現象と，ゲートバーズ
ビークによる駆動能力の低下とを防止する。 【構成】 １）半導体基板 1上に，ゲート絶縁膜 2を形
成し，その上にアモルファス状態のシリコン膜 4を成膜
し，パターニングしてゲート電極を形成し，これをマス
クにして，基板とは異なる導電型不純物のイオンを基板
内に注入する, ２）上記方法によりゲート電極を形成し，基板上全面に
600℃以下の温度で第１の絶縁膜 7を成長し，該ゲート
電極の側面に第１の絶縁膜からなる側壁を形成し，高ド
ーズ量の第１の注入を行う, ３）上記方法によりゲート電極を形成後，低ドーズ量の
第２の注入工程を行う, ４）第１の注入工程の後に，熱酸化により基板上に第２
の絶縁膜12を形成する, ５）第２の注入工程の後に，熱酸化により基板上に第２
の絶縁膜12を形成する。
際にゲート電極のイオン突き抜け現象と，ゲートバーズ
ビークによる駆動能力の低下とを防止する。 【構成】 １）半導体基板 1上に，ゲート絶縁膜 2を形
成し，その上にアモルファス状態のシリコン膜 4を成膜
し，パターニングしてゲート電極を形成し，これをマス
クにして，基板とは異なる導電型不純物のイオンを基板
内に注入する, ２）上記方法によりゲート電極を形成し，基板上全面に
600℃以下の温度で第１の絶縁膜 7を成長し，該ゲート
電極の側面に第１の絶縁膜からなる側壁を形成し，高ド
ーズ量の第１の注入を行う, ３）上記方法によりゲート電極を形成後，低ドーズ量の
第２の注入工程を行う, ４）第１の注入工程の後に，熱酸化により基板上に第２
の絶縁膜12を形成する, ５）第２の注入工程の後に，熱酸化により基板上に第２
の絶縁膜12を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，MOS FET のゲート電極及びソース, ドレイ
ン拡散層の形成方法に関する。
係り，特に，MOS FET のゲート電極及びソース, ドレイ
ン拡散層の形成方法に関する。
【０００２】
【従来の技術】図３(A) 〜(F) は従来のMOS FET の製造
工程の説明図である。ここでは，LDD (Lightly Doped D
rain) 構造のｎチャネルMOS FET について説明する。
工程の説明図である。ここでは，LDD (Lightly Doped D
rain) 構造のｎチャネルMOS FET について説明する。
【０００３】図３(A) において，ｐ型シリコン(p-Si)基
板 1上に, 選択熱酸化法により厚さ350 nmの二酸化シリ
コン(SiO2)膜 2を形成し，次いで, 基板上にゲート絶縁
膜となる厚さ10nmの熱酸化によるSiO2膜 3を形成する。
板 1上に, 選択熱酸化法により厚さ350 nmの二酸化シリ
コン(SiO2)膜 2を形成し，次いで, 基板上にゲート絶縁
膜となる厚さ10nmの熱酸化によるSiO2膜 3を形成する。
【０００４】次いで, 気相成長(CVD) 法により, 基板上
にシリコン(Si)膜 4を成長する。近年, この膜は多結晶
状態で成膜した膜より，低抵抗のアモルファス状態のシ
リコン(a-Si)膜が多く用いられる。
にシリコン(Si)膜 4を成長する。近年, この膜は多結晶
状態で成膜した膜より，低抵抗のアモルファス状態のシ
リコン(a-Si)膜が多く用いられる。
【０００５】アモルファスシリコン膜は，シラン(SiH4)
またはジシラン(Si2H6) をソースガスとして 550℃以下
で成長することにより形成できる。さらにソースガスに
フォスフィン(P2H6)を加え, シリコン膜の成長と同時に
りん(P) をシリコン膜に導入し，ｎ型にドーピングされ
たシリコン膜を得る方法もよく用いられる。
またはジシラン(Si2H6) をソースガスとして 550℃以下
で成長することにより形成できる。さらにソースガスに
フォスフィン(P2H6)を加え, シリコン膜の成長と同時に
りん(P) をシリコン膜に導入し，ｎ型にドーピングされ
たシリコン膜を得る方法もよく用いられる。
【０００６】次いで, フォトリソグラフィ技術とエッチ
ング技術を用い, シリコン膜 4をパターニングしてゲー
ト電極を形成する。シリコン膜 4はMOS FET のゲート電
極の他に，DRAMのワード線として用いられる。
ング技術を用い, シリコン膜 4をパターニングしてゲー
ト電極を形成する。シリコン膜 4はMOS FET のゲート電
極の他に，DRAMのワード線として用いられる。
【０００７】図３(B) において， 900℃の熱酸化による
厚さ10nmのSiO2膜 5を形成する。この酸化は，ゲート電
極のパターニング時に, 損傷を受けたゲート端のゲート
絶縁膜の絶縁耐圧改善のために行う。
厚さ10nmのSiO2膜 5を形成する。この酸化は，ゲート電
極のパターニング時に, 損傷を受けたゲート端のゲート
絶縁膜の絶縁耐圧改善のために行う。
【０００８】この酸化により, シリコン膜 4はアモルフ
ァス状態から結晶化されて多結晶状態になる。図３(C)
において，ゲート電極 (シリコン膜 4) 及びフィールド
絶縁膜 2をマスクにして，ｎ型不純物, 例えばりんイオ
ン(P+ ) をエネルギー 20 KeV,ドーズ量1E13cm-2で注入
する。後工程の熱処理により注入された不純物は活性化
されてソースドレインの n- 型の低濃度拡散層 6が形成
される。
ァス状態から結晶化されて多結晶状態になる。図３(C)
において，ゲート電極 (シリコン膜 4) 及びフィールド
絶縁膜 2をマスクにして，ｎ型不純物, 例えばりんイオ
ン(P+ ) をエネルギー 20 KeV,ドーズ量1E13cm-2で注入
する。後工程の熱処理により注入された不純物は活性化
されてソースドレインの n- 型の低濃度拡散層 6が形成
される。
【０００９】図３(D) において，CVD 法を用いて, 基板
上全面にSiO2膜を成長する。このCVD は 700〜900 ℃で
行われる。次いで, 基板表面に異方性エッチングを行
い, このSiO2膜からなる側壁 7を形成する。
上全面にSiO2膜を成長する。このCVD は 700〜900 ℃で
行われる。次いで, 基板表面に異方性エッチングを行
い, このSiO2膜からなる側壁 7を形成する。
【００１０】図３(E) において，ゲート電極 (シリコン
膜 4) , フィールド絶縁膜 2及び側壁 7をマスクにし
て，ｎ型不純物, 例えば砒素イオン (As+ ) をエネルギ
ー 30KeV,ドーズ量1E15cm-2で注入する。後工程の熱処
理により注入された不純物は活性化されてソースドレイ
ンの n+ 型の高濃度拡散層 8が形成される。
膜 4) , フィールド絶縁膜 2及び側壁 7をマスクにし
て，ｎ型不純物, 例えば砒素イオン (As+ ) をエネルギ
ー 30KeV,ドーズ量1E15cm-2で注入する。後工程の熱処
理により注入された不純物は活性化されてソースドレイ
ンの n+ 型の高濃度拡散層 8が形成される。
【００１１】図３(F) において，基板上に層間絶縁膜
9, コンタクトホール10, 金属配線11を形成してMOS FET
が形成される。
9, コンタクトホール10, 金属配線11を形成してMOS FET
が形成される。
【００１２】
【発明が解決しようとする課題】上記従来例の工程中,
ソース, ドレイン領域形成のためのイオン注入は，イオ
ンがゲート電極を突き抜けることがないように, その加
速エネルギーを設定する。イオンの射影飛程はりんは20
KeVで25nm, 砒素は30 KeVで22nmと, ゲート電極の厚さ
100 nmに対して十分小さくなるように設定している。
ソース, ドレイン領域形成のためのイオン注入は，イオ
ンがゲート電極を突き抜けることがないように, その加
速エネルギーを設定する。イオンの射影飛程はりんは20
KeVで25nm, 砒素は30 KeVで22nmと, ゲート電極の厚さ
100 nmに対して十分小さくなるように設定している。
【００１３】ところが, 上記従来工程で作製したMOS FE
T の特性を調べるとサブスレッシュホールド特性で, 図
５に示されるバンプと呼ばれる異常特性が現れることが
ある。このような特性は，回路の動作に影響を与え，特
に，センスアンプ等の微小な電流を増幅する回路では不
良になることがよくある。
T の特性を調べるとサブスレッシュホールド特性で, 図
５に示されるバンプと呼ばれる異常特性が現れることが
ある。このような特性は，回路の動作に影響を与え，特
に，センスアンプ等の微小な電流を増幅する回路では不
良になることがよくある。
【００１４】このようなバンプ特性は，イオン注入時の
不純物の一部がゲート電極を突き抜けることに起因する
ことが知られている。成長時はアモルファス状態であっ
たゲート電極は，その後の酸化工程等の熱処理により多
結晶化し，図４に示されるような結晶粒界が存在する。
イオンは結晶粒界を通してゲート電極を突き抜け，チャ
ネル中に浸入し，FET 特性の変動を引き起こす。
不純物の一部がゲート電極を突き抜けることに起因する
ことが知られている。成長時はアモルファス状態であっ
たゲート電極は，その後の酸化工程等の熱処理により多
結晶化し，図４に示されるような結晶粒界が存在する。
イオンは結晶粒界を通してゲート電極を突き抜け，チャ
ネル中に浸入し，FET 特性の変動を引き起こす。
【００１５】このような, イオンの突き抜け現象を回避
するために, イオンの加速エネルギーをさらに低くする
方法があるが，現状のイオン注入装置で, 低加速エネル
ギーで高ドーズ量の場合は, スループットの大幅な低下
を招く。
するために, イオンの加速エネルギーをさらに低くする
方法があるが，現状のイオン注入装置で, 低加速エネル
ギーで高ドーズ量の場合は, スループットの大幅な低下
を招く。
【００１６】また，低濃度拡散層のイオン注入時には，
注入領域にゲート絶縁膜が存在するので，加速エネルギ
ーは少なくともこの絶縁膜を通過しなければならず，十
分に小さくすることはできない。
注入領域にゲート絶縁膜が存在するので，加速エネルギ
ーは少なくともこの絶縁膜を通過しなければならず，十
分に小さくすることはできない。
【００１７】また, ゲート電極の厚さを厚くしたり，あ
るいは，ゲート電極をシリコンと絶縁膜の２層構造にす
る等の方法により，イオンの突き抜け現象を回避できる
が，最近の微細化されたLSI では, シリコン膜等の導電
膜を数層用いることが多いため，これらの加工時におけ
る基板の平坦性を良くして段差被覆を改善するためにこ
のような方法は避けるべきである。
るいは，ゲート電極をシリコンと絶縁膜の２層構造にす
る等の方法により，イオンの突き抜け現象を回避できる
が，最近の微細化されたLSI では, シリコン膜等の導電
膜を数層用いることが多いため，これらの加工時におけ
る基板の平坦性を良くして段差被覆を改善するためにこ
のような方法は避けるべきである。
【００１８】さらに，従来工程では，ゲート電極のパタ
ーニング後に熱酸化を行っている。この酸化により，ゲ
ート電極端のゲート絶縁膜が厚くなり, 図６に示される
ように，所謂, ゲートバーズビークと呼ばれる形状にな
る。このゲートバーズビークはFET の駆動能力を低下さ
せる。
ーニング後に熱酸化を行っている。この酸化により，ゲ
ート電極端のゲート絶縁膜が厚くなり, 図６に示される
ように，所謂, ゲートバーズビークと呼ばれる形状にな
る。このゲートバーズビークはFET の駆動能力を低下さ
せる。
【００１９】本発明は，ソースドレイン領域形成の際に
おけるゲート電極のイオン突き抜け現象と，ゲートバー
ズビークによるMOS FET の駆動能力の低下とを防止する
ことを目的とする。
おけるゲート電極のイオン突き抜け現象と，ゲートバー
ズビークによるMOS FET の駆動能力の低下とを防止する
ことを目的とする。
【００２０】
【課題を解決するための手段】上記課題の解決は（図
１，２参照）， １）半導体基板(1) 上に，ゲート絶縁膜(3) を形成し，
該ゲート絶縁膜(3) の上にアモルファス状態のシリコン
膜(4）を成膜し，該シリコン膜 (4）をパターニングし
てゲート電極を形成する工程と，次いで，該ゲート電極
をマスクにして，該基板とは異なる導電型不純物のイオ
ンを該基板内に注入する工程とを有する半導体装置の製
造方法，あるいは ２）半導体基板(1) 上に，ゲート絶縁膜(3) を形成し，
該ゲート絶縁膜(3) の上にアモルファス状態のシリコン
膜(4）を成膜し，該シリコン膜(4）をパターニングして
ゲート電極を形成する工程と，次いで，該半導体基板
(1) 上に 600℃以下の成膜温度で第１の絶縁膜(7) を成
長し，該ゲート電極の側面に該第１の絶縁膜(7) からな
る側壁を形成する工程と，次いで，該側壁及び該ゲート
電極をマスクにして該基板とは異なる導電型不純物のイ
オンを該基板内に注入する第１の注入工程とを有する半
導体装置の製造方法，あるいは ３）前記２）において，ゲート電極を形成する工程の後
に，該ゲート電極をマスクにして，該半導体基板(1) と
は異なる導電型不純物のイオンを該半導体基板(1) 内に
注入する第２の注入工程を有し，該第１の注入工程のド
ーズ量は該第２の注入工程のそれより大きい半導体装置
の製造方法，あるいは ４）前記２あるいは３において，第１の注入工程の後
に，熱酸化により該半導体(1) 基板上に第２の絶縁膜(1
2)を形成する工程を有する半導体装置の製造方法，ある
いは ５）半導体基板(1) 上に，ゲート絶縁膜(3) を形成し，
該ゲート絶縁膜(3) の上にアモルファス状態のシリコン
膜(4）を成膜し，該シリコン膜 (4）をパターニングし
てゲート電極を形成する工程と，次いで， 600℃以上の
加熱工程を経ることなく，該ゲート電極をマスクにし
て，該基板とは異なる導電型不純物のイオンを該基板内
に注入する第２の注入工程と，次いで，該半導体基板
(1) 上に第１の絶縁膜(7) を成長し，該ゲート電極の側
面に該第１の絶縁膜(7) からなる側壁を形成する工程
と，次いで，熱酸化により該半導体基板上に第２の絶縁
膜(12)を形成する工程と，次いで，該側壁及び該ゲート
電極をマスクにして該基板とは異なる導電型不純物のイ
オンを該基板内に注入する第１の注入工程とを有し，該
第１の注入工程のドーズ量は該第２の注入工程のそれよ
り大きい半導体装置の製造方法，あるいは ６）前記１〜５において，アモルファス状態のシリコン
膜(4）は, シランまたはジシランをソースガスとして用
い， 550℃以下の温度で成長される半導体装置の製造方
法，あるいは ７）前記６において，ソースガスにフォスフィンを添加
する半導体装置の製造方法により達成される。
１，２参照）， １）半導体基板(1) 上に，ゲート絶縁膜(3) を形成し，
該ゲート絶縁膜(3) の上にアモルファス状態のシリコン
膜(4）を成膜し，該シリコン膜 (4）をパターニングし
てゲート電極を形成する工程と，次いで，該ゲート電極
をマスクにして，該基板とは異なる導電型不純物のイオ
ンを該基板内に注入する工程とを有する半導体装置の製
造方法，あるいは ２）半導体基板(1) 上に，ゲート絶縁膜(3) を形成し，
該ゲート絶縁膜(3) の上にアモルファス状態のシリコン
膜(4）を成膜し，該シリコン膜(4）をパターニングして
ゲート電極を形成する工程と，次いで，該半導体基板
(1) 上に 600℃以下の成膜温度で第１の絶縁膜(7) を成
長し，該ゲート電極の側面に該第１の絶縁膜(7) からな
る側壁を形成する工程と，次いで，該側壁及び該ゲート
電極をマスクにして該基板とは異なる導電型不純物のイ
オンを該基板内に注入する第１の注入工程とを有する半
導体装置の製造方法，あるいは ３）前記２）において，ゲート電極を形成する工程の後
に，該ゲート電極をマスクにして，該半導体基板(1) と
は異なる導電型不純物のイオンを該半導体基板(1) 内に
注入する第２の注入工程を有し，該第１の注入工程のド
ーズ量は該第２の注入工程のそれより大きい半導体装置
の製造方法，あるいは ４）前記２あるいは３において，第１の注入工程の後
に，熱酸化により該半導体(1) 基板上に第２の絶縁膜(1
2)を形成する工程を有する半導体装置の製造方法，ある
いは ５）半導体基板(1) 上に，ゲート絶縁膜(3) を形成し，
該ゲート絶縁膜(3) の上にアモルファス状態のシリコン
膜(4）を成膜し，該シリコン膜 (4）をパターニングし
てゲート電極を形成する工程と，次いで， 600℃以上の
加熱工程を経ることなく，該ゲート電極をマスクにし
て，該基板とは異なる導電型不純物のイオンを該基板内
に注入する第２の注入工程と，次いで，該半導体基板
(1) 上に第１の絶縁膜(7) を成長し，該ゲート電極の側
面に該第１の絶縁膜(7) からなる側壁を形成する工程
と，次いで，熱酸化により該半導体基板上に第２の絶縁
膜(12)を形成する工程と，次いで，該側壁及び該ゲート
電極をマスクにして該基板とは異なる導電型不純物のイ
オンを該基板内に注入する第１の注入工程とを有し，該
第１の注入工程のドーズ量は該第２の注入工程のそれよ
り大きい半導体装置の製造方法，あるいは ６）前記１〜５において，アモルファス状態のシリコン
膜(4）は, シランまたはジシランをソースガスとして用
い， 550℃以下の温度で成長される半導体装置の製造方
法，あるいは ７）前記６において，ソースガスにフォスフィンを添加
する半導体装置の製造方法により達成される。
【００２１】
【作用】本発明では，ゲート電極であるシリコン膜が，
アモルファス状態のままでソース, ドレイン形成のイオ
ン注入を行うことにより，ゲート電極のイオン突き抜け
現象を回避している。
アモルファス状態のままでソース, ドレイン形成のイオ
ン注入を行うことにより，ゲート電極のイオン突き抜け
現象を回避している。
【００２２】前記のように，ゲート電極のシリコン膜
は，成長直後はアモルファス状態であるが，熱酸化，CV
D 工程等の熱処理により結晶化が進み, 多結晶状態とな
る。そこで, 本発明は，ゲート電極となるシリコン膜の
成長から，イオン注入工程までの熱処理をなくするか,
または 600℃以下に抑えてアモルファス状態のままでソ
ース, ドレイン形成のイオン注入を行うようにしてい
る。
は，成長直後はアモルファス状態であるが，熱酸化，CV
D 工程等の熱処理により結晶化が進み, 多結晶状態とな
る。そこで, 本発明は，ゲート電極となるシリコン膜の
成長から，イオン注入工程までの熱処理をなくするか,
または 600℃以下に抑えてアモルファス状態のままでソ
ース, ドレイン形成のイオン注入を行うようにしてい
る。
【００２３】
【実施例】図１(A) 〜(F) は本発明の実施例１の説明図
である。図１(A) において，p-Si基板 1上に, 選択熱酸
化法により厚さ350 nmのSiO2膜2を形成し，次いで, 基
板上にゲート絶縁膜となる厚さ10nmの熱酸化によるSiO2
膜 3を形成する。
である。図１(A) において，p-Si基板 1上に, 選択熱酸
化法により厚さ350 nmのSiO2膜2を形成し，次いで, 基
板上にゲート絶縁膜となる厚さ10nmの熱酸化によるSiO2
膜 3を形成する。
【００２４】次いで, CVD 法により, 基板上に低抵抗の
アモルファス状態のシリコン膜 4を成長する。アモルフ
ァスシリコン膜は，シランまたはジシランをソースガス
として 550℃以下で成長することにより形成できる。さ
らにソースガスにP2H6を加え, シリコン膜の成長と同時
にりんをシリコン膜に導入し，ｎ型にドーピングされた
シリコン膜を得る方法もよく用いられる。
アモルファス状態のシリコン膜 4を成長する。アモルフ
ァスシリコン膜は，シランまたはジシランをソースガス
として 550℃以下で成長することにより形成できる。さ
らにソースガスにP2H6を加え, シリコン膜の成長と同時
にりんをシリコン膜に導入し，ｎ型にドーピングされた
シリコン膜を得る方法もよく用いられる。
【００２５】次いで, フォトリソグラフィ技術とエッチ
ング技術を用い, シリコン膜 4をパターニングしてゲー
ト電極を形成する。シリコン膜 4はMOS FET のゲート電
極の他に，DRAMのワード線として用いられる。
ング技術を用い, シリコン膜 4をパターニングしてゲー
ト電極を形成する。シリコン膜 4はMOS FET のゲート電
極の他に，DRAMのワード線として用いられる。
【００２６】図１(B) において，ゲート電極 (シリコン
膜 4) 及びフィールド絶縁膜 2をマスクにして，ｎ型不
純物, 例えばりんイオン(P+ ) をエネルギー 20 KeV,ド
ーズ量 1×1013cm-2で注入する。
膜 4) 及びフィールド絶縁膜 2をマスクにして，ｎ型不
純物, 例えばりんイオン(P+ ) をエネルギー 20 KeV,ド
ーズ量 1×1013cm-2で注入する。
【００２７】このとき，シリコン膜 4はアモルファス状
態を維持しておな，突き抜けは起こらない。後工程の熱
処理により注入された不純物は活性化されてソースドレ
インの n-型の低濃度拡散層 6が形成される。
態を維持しておな，突き抜けは起こらない。後工程の熱
処理により注入された不純物は活性化されてソースドレ
インの n-型の低濃度拡散層 6が形成される。
【００２８】図１(C) において，CVD 法を用いて, 基板
上全面に第１の絶縁膜として厚さ150 nmSiO2膜 7を成長
する。このCVD は 600℃以下の低温で行う。次いで, 基
板表面に異方性エッチングを行い, この第１の絶縁膜か
らなる側壁7を形成する。
上全面に第１の絶縁膜として厚さ150 nmSiO2膜 7を成長
する。このCVD は 600℃以下の低温で行う。次いで, 基
板表面に異方性エッチングを行い, この第１の絶縁膜か
らなる側壁7を形成する。
【００２９】図１(D) において，ゲート電極 (シリコン
膜 4) , フィールド絶縁膜 2及び側壁 7をマスクにし
て，ｎ型不純物, 例えば砒素イオン (As+ ) をエネルギ
ー 30KeV,ドーズ量 1×1015cm-2で注入する。
膜 4) , フィールド絶縁膜 2及び側壁 7をマスクにし
て，ｎ型不純物, 例えば砒素イオン (As+ ) をエネルギ
ー 30KeV,ドーズ量 1×1015cm-2で注入する。
【００３０】このとき，シリコン膜 4はアモルファス状
態を維持しており，突き抜けは起こらない。後工程の熱
処理により注入された不純物は活性化されてソースドレ
インの n+型の高濃度拡散層 8が形成される。
態を維持しており，突き抜けは起こらない。後工程の熱
処理により注入された不純物は活性化されてソースドレ
インの n+型の高濃度拡散層 8が形成される。
【００３１】図１(E) において，高濃度拡散層 8の形成
後に熱酸化を行ってもよい。熱酸化により基板表面に第
２の絶縁膜（SiO2膜)12 が形成される。この熱酸化によ
り上記の注入不純物の活性化とともに，ゲート電極のパ
ターニング時に損傷を受けたゲート絶縁膜の膜質を改善
することができる。
後に熱酸化を行ってもよい。熱酸化により基板表面に第
２の絶縁膜（SiO2膜)12 が形成される。この熱酸化によ
り上記の注入不純物の活性化とともに，ゲート電極のパ
ターニング時に損傷を受けたゲート絶縁膜の膜質を改善
することができる。
【００３２】図１(F) において，通常のプロセスによ
り，基板上に層間絶縁膜 9, コンタクトホール10, 金属
配線11を形成してMOS FET を形成する。以上はｎチャネ
ルMOS FET について述べたが，最近のLSI はCMOSで構成
されることが多いが, この場合は上記工程にｎ型ウエル
の形成やｐチャネルMOS FET ののソースドレインの形成
(注入条件は, 例えばイオン種 BF2, エネルギー 20Ke
V, ドーズ量 1×1015cm-2である) を追加すればよい。
り，基板上に層間絶縁膜 9, コンタクトホール10, 金属
配線11を形成してMOS FET を形成する。以上はｎチャネ
ルMOS FET について述べたが，最近のLSI はCMOSで構成
されることが多いが, この場合は上記工程にｎ型ウエル
の形成やｐチャネルMOS FET ののソースドレインの形成
(注入条件は, 例えばイオン種 BF2, エネルギー 20Ke
V, ドーズ量 1×1015cm-2である) を追加すればよい。
【００３３】この実施例では低濃度拡散層および高濃度
拡散層のイオン注入において，ゲート電極がアモルファ
ス状態になるようにしている。低濃度拡散層のイオン注
入においては，注入しようとする領域にゲート絶縁膜が
存在する。このゲート絶縁膜厚はデバイスの性能等から
決定されるもので，容易に変更することはできない。従
って，イオン注入のエネルギーは，このゲート絶縁膜を
十分に突き抜けるように設定しなければならないため十
分に小さくすることはできなく，大きくしすぎるとイオ
ンはゲート電極を突き抜けてしまう。
拡散層のイオン注入において，ゲート電極がアモルファ
ス状態になるようにしている。低濃度拡散層のイオン注
入においては，注入しようとする領域にゲート絶縁膜が
存在する。このゲート絶縁膜厚はデバイスの性能等から
決定されるもので，容易に変更することはできない。従
って，イオン注入のエネルギーは，このゲート絶縁膜を
十分に突き抜けるように設定しなければならないため十
分に小さくすることはできなく，大きくしすぎるとイオ
ンはゲート電極を突き抜けてしまう。
【００３４】これに対して，高濃度拡散層のイオン注入
は，側壁形成のエッチング後に行うため，注入する領域
に絶縁膜は存在しないか，あるいは新たに絶縁膜を形成
する場合も，その膜厚は自由に選択できるので，イオン
注入のエネルギーを十分に小さくすることができる。
は，側壁形成のエッチング後に行うため，注入する領域
に絶縁膜は存在しないか，あるいは新たに絶縁膜を形成
する場合も，その膜厚は自由に選択できるので，イオン
注入のエネルギーを十分に小さくすることができる。
【００３５】そこで，実施例２では，低濃度拡散層のイ
オン注入においては，ゲート電極をアモルファス状態に
維持することによりことによりイオンの突き抜けを防止
し，且つ高濃度拡散層のイオン注入の加速エネルギーを
低く抑える方法について説明する。
オン注入においては，ゲート電極をアモルファス状態に
維持することによりことによりイオンの突き抜けを防止
し，且つ高濃度拡散層のイオン注入の加速エネルギーを
低く抑える方法について説明する。
【００３６】図２は本発明の実施例２の説明図である。
図２(A) 〜(F) は本発明の実施例１の説明図である。図
２(A) において，p-Si基板 1上に, 選択熱酸化法により
厚さ350 nmのSiO2膜2を形成し，次いで, 基板上にゲー
ト絶縁膜となる厚さ10nmの熱酸化によるSiO2膜 3を形成
する。
図２(A) 〜(F) は本発明の実施例１の説明図である。図
２(A) において，p-Si基板 1上に, 選択熱酸化法により
厚さ350 nmのSiO2膜2を形成し，次いで, 基板上にゲー
ト絶縁膜となる厚さ10nmの熱酸化によるSiO2膜 3を形成
する。
【００３７】次いで, CVD 法により, 基板上に低抵抗の
アモルファス状態のシリコン膜 4を成長する。次いで,
フォトリソグラフィ技術とエッチング技術を用い, シリ
コン膜 4をパターニングしてゲート電極を形成する。シ
リコン膜 4はMOS FET のゲート電極の他に，DRAMのワー
ド線として用いられる。
アモルファス状態のシリコン膜 4を成長する。次いで,
フォトリソグラフィ技術とエッチング技術を用い, シリ
コン膜 4をパターニングしてゲート電極を形成する。シ
リコン膜 4はMOS FET のゲート電極の他に，DRAMのワー
ド線として用いられる。
【００３８】図２(B) において，ゲート電極 (シリコン
膜 4) 及びフィールド絶縁膜 2をマスクにして，ｎ型不
純物, 例えば P+ をエネルギー 20 KeV,ドーズ量1E13cm
-2で注入する。
膜 4) 及びフィールド絶縁膜 2をマスクにして，ｎ型不
純物, 例えば P+ をエネルギー 20 KeV,ドーズ量1E13cm
-2で注入する。
【００３９】このとき，シリコン膜 4はアモルファス状
態を維持しておな，突き抜けは起こらない。後工程の熱
処理により注入された不純物は活性化されてソースドレ
インの n-型の低濃度拡散層 6が形成される。
態を維持しておな，突き抜けは起こらない。後工程の熱
処理により注入された不純物は活性化されてソースドレ
インの n-型の低濃度拡散層 6が形成される。
【００４０】以上の低濃度拡散層 6形成までの工程は実
施例１と同じである。図２(C) において，CVD 法を用い
て, 基板上全面に第１の絶縁膜として厚さ150 nmSiO2膜
を成長する。このCVD は 600℃以下の低温成長でも, ま
たは高温成長でもよい。
施例１と同じである。図２(C) において，CVD 法を用い
て, 基板上全面に第１の絶縁膜として厚さ150 nmSiO2膜
を成長する。このCVD は 600℃以下の低温成長でも, ま
たは高温成長でもよい。
【００４１】次いで, 基板表面に異方性エッチングを行
い, この第１の絶縁膜からなる側壁7を形成する。図２
(D) において，基板上に第２の絶縁膜として熱酸化によ
る厚さ 3nmのSiO2膜12を形成する。この酸化によりゲー
ト電極のパターニング時に損傷を受けたゲート絶縁膜の
膜質を改善することができる。また，この酸化によりゲ
ート電極は多結晶化される。
い, この第１の絶縁膜からなる側壁7を形成する。図２
(D) において，基板上に第２の絶縁膜として熱酸化によ
る厚さ 3nmのSiO2膜12を形成する。この酸化によりゲー
ト電極のパターニング時に損傷を受けたゲート絶縁膜の
膜質を改善することができる。また，この酸化によりゲ
ート電極は多結晶化される。
【００４２】図２(E) において，ゲート電極 (シリコン
膜 4) , フィールド絶縁膜 2及び側壁 7をマスクにし
て，ｎ型不純物, 例えばAs+ をエネルギー 15 KeV,ドー
ズ量1×1015cm-2で注入する。
膜 4) , フィールド絶縁膜 2及び側壁 7をマスクにし
て，ｎ型不純物, 例えばAs+ をエネルギー 15 KeV,ドー
ズ量1×1015cm-2で注入する。
【００４３】このとき，シリコン膜 4は多結晶状態であ
るので, イオンの突き抜けが起こらないように, 加速エ
ネルギーを小さく設定する。そして，注入領域には 3nm
と薄いSiO2膜が存在するだけであるので，低加速エネル
ギーでもイオンは十分に基板内に注入される。
るので, イオンの突き抜けが起こらないように, 加速エ
ネルギーを小さく設定する。そして，注入領域には 3nm
と薄いSiO2膜が存在するだけであるので，低加速エネル
ギーでもイオンは十分に基板内に注入される。
【００４４】後工程の熱処理により注入された不純物は
活性化されてソースドレインの n+型の高濃度拡散層 8
が形成される。図２(F) において，通常のプロセスによ
り，基板上に層間絶縁膜 9, コンタクトホール10, 金属
配線11を形成してMOS FET を形成する。
活性化されてソースドレインの n+型の高濃度拡散層 8
が形成される。図２(F) において，通常のプロセスによ
り，基板上に層間絶縁膜 9, コンタクトホール10, 金属
配線11を形成してMOS FET を形成する。
【００４５】この実施例では，高濃度拡散層のイオン注
入の前に熱酸化を行った。この酸化工程は，ゲート電極
端のゲート絶縁膜の膜質を向上させる効果の他に，フォ
トリソグラフィ工程で基板上に付着した塵や異物を除去
するという効果がある。
入の前に熱酸化を行った。この酸化工程は，ゲート電極
端のゲート絶縁膜の膜質を向上させる効果の他に，フォ
トリソグラフィ工程で基板上に付着した塵や異物を除去
するという効果がある。
【００４６】CMOS LSIを製造する場合, 例えば, ｎチャ
ネルMOS FET の n+ 型高濃度拡散層のイオン注入を行う
時は，フォトリソグラフィを用いてｐチャネルMOS FET
領域をレジストで覆うことが必要となる。この工程で基
板上に被着した塵はデバイスの不良の原因となる。とこ
ろが, SiO2膜12が存在すると, この上にゴミが付着して
もレジスト除去工程, もしくは後処理工程等でSiO2膜の
全部または一部を除去すれば, 同時に塵も除去できる。
ネルMOS FET の n+ 型高濃度拡散層のイオン注入を行う
時は，フォトリソグラフィを用いてｐチャネルMOS FET
領域をレジストで覆うことが必要となる。この工程で基
板上に被着した塵はデバイスの不良の原因となる。とこ
ろが, SiO2膜12が存在すると, この上にゴミが付着して
もレジスト除去工程, もしくは後処理工程等でSiO2膜の
全部または一部を除去すれば, 同時に塵も除去できる。
【００４７】なお， n- 型低濃度拡散層のイオン注入
も，本来, ｎチャネルMOS FET 領域のみにイオン注入を
し，ｐチャネルMOS FET 領域を覆う工程が必要となる。
しかし， n- 型低濃度拡散層のイオン注入時は, ゲート
絶縁膜が存在するため，新たにSiO2膜を形成する必要は
ない。
も，本来, ｎチャネルMOS FET 領域のみにイオン注入を
し，ｐチャネルMOS FET 領域を覆う工程が必要となる。
しかし， n- 型低濃度拡散層のイオン注入時は, ゲート
絶縁膜が存在するため，新たにSiO2膜を形成する必要は
ない。
【００４８】また, n- 型低濃度拡散層のイオン注入を
基板全面に行う, すなわち, ｐチャネルMOS FET 領域に
も n- 型低濃度拡散層の注入を行うプロセスも提案され
ている。ｐチャネルMOS FET のソース, ドレインにとっ
て，ｎ型不純物は反対導電型であるが，このイオン注入
はドーズ量が少なく, 後で注入される p+ 型高濃度拡散
層のイオン注入でｎ型不純物が補償されてしまい，デバ
イスの特性上問題を生じない。このプロセスを用いれ
ば， n- 型低濃度拡散層のイオン注入時にフォトリソグ
ラフィ工程を用いる必要はなく, 基板上に前記の塵, 異
物の付着する問題を生じない。
基板全面に行う, すなわち, ｐチャネルMOS FET 領域に
も n- 型低濃度拡散層の注入を行うプロセスも提案され
ている。ｐチャネルMOS FET のソース, ドレインにとっ
て，ｎ型不純物は反対導電型であるが，このイオン注入
はドーズ量が少なく, 後で注入される p+ 型高濃度拡散
層のイオン注入でｎ型不純物が補償されてしまい，デバ
イスの特性上問題を生じない。このプロセスを用いれ
ば， n- 型低濃度拡散層のイオン注入時にフォトリソグ
ラフィ工程を用いる必要はなく, 基板上に前記の塵, 異
物の付着する問題を生じない。
【００４９】実施例では基板上にMOS FET を形成する場
合について述べたが，CMOSデバイスのように基板内に形
成された基板とは反対導電型のウエル内にMOS FET を形
成する場合には，ソース, ドレイン形成のイオン注入は
ウエルとは反対の導電型イオンを注入することは勿論で
ある。
合について述べたが，CMOSデバイスのように基板内に形
成された基板とは反対導電型のウエル内にMOS FET を形
成する場合には，ソース, ドレイン形成のイオン注入は
ウエルとは反対の導電型イオンを注入することは勿論で
ある。
【００５０】以上の本発明によると, 従来, ゲート電極
形成のパターニング後に行っていた熱酸化工程を行って
いないため，ゲートバーズビークが抑制できる。
形成のパターニング後に行っていた熱酸化工程を行って
いないため，ゲートバーズビークが抑制できる。
【００５１】
【発明の効果】本発明によれば，MOS FET のソースドレ
イン領域形成の際にゲート電極のイオン突き抜け現象
と，ゲートバーズビークによるMOS FET の駆動能力の低
下とを防止することができる。この結果, MOS FET をも
つ半導体装置の性能と製造歩留を向上できる。
イン領域形成の際にゲート電極のイオン突き抜け現象
と，ゲートバーズビークによるMOS FET の駆動能力の低
下とを防止することができる。この結果, MOS FET をも
つ半導体装置の性能と製造歩留を向上できる。
【図１】 本発明の実施例１の説明図
【図２】 本発明の実施例２の説明図
【図３】 従来のMOS FET の製造工程の説明図
【図４】 ゲート電極のイオン突き抜けの説明図
【図５】 バンプ特性の説明図
【図６】 ゲートバーズビークの説明図
1 半導体基板で p-Si 基板 2 フィールド絶縁膜で熱酸化SiO2膜 3 ゲート絶縁膜で熱酸化SiO2膜 4 ゲート電極でSi膜 5 熱酸化SiO2膜 6 n- 型の低濃度拡散層 7 第１の絶縁膜（CVD SiO2膜) からなる側壁 8 n+ 型の高濃度拡散層 9 層間絶縁膜 10 コンタクトホール 11 金属配線 12 第２の絶縁膜で熱酸化SiO2膜
Claims (7)
- 【請求項１】 半導体基板(1) 上に，ゲート絶縁膜(3)
を形成し，該ゲート絶縁膜(3) の上にアモルファス状態
のシリコン膜(4）を成膜し，該シリコン膜(4）をパター
ニングしてゲート電極を形成する工程と，次いで，該ゲ
ート電極をマスクにして，該基板とは異なる導電型不純
物のイオンを該基板内に注入する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板(1) 上に，ゲート絶縁膜(3)
を形成し，該ゲート絶縁膜(3) の上にアモルファス状態
のシリコン膜(4）を成膜し，該シリコン膜(4）をパター
ニングしてゲート電極を形成する工程と，次いで，該半
導体基板(1) 上に 600℃以下の成膜温度で第１の絶縁膜
(7) を成長し，該ゲート電極の側面に該第１の絶縁膜
(7) からなる側壁を形成する工程と，次いで，該側壁及
び該ゲート電極をマスクにして該基板とは異なる導電型
不純物のイオンを該基板内に注入する第１の注入工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２において，ゲート電極を形成す
る工程の後に，該ゲート電極をマスクにして，該半導体
基板(1) とは異なる導電型不純物のイオンを該半導体基
板(1) 内に注入する第２の注入工程を有し，該第１の注
入工程のドーズ量は該第２の注入工程のそれより大きい
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２あるいは３において，第１の注
入工程の後に，熱酸化により該半導体(1) 基板上に第２
の絶縁膜(12)を形成する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 半導体基板(1) 上に，ゲート絶縁膜(3)
を形成し，該ゲート絶縁膜(3) の上にアモルファス状態
のシリコン膜(4）を成膜し，該シリコン膜(4）をパター
ニングしてゲート電極を形成する工程と，次いで， 600
℃以上の加熱工程を経ることなく，該ゲート電極をマス
クにして，該基板とは異なる導電型不純物のイオンを該
基板内に注入する第２の注入工程と，次いで，該半導体
基板(1) 上に第１の絶縁膜(7) を成長し，該ゲート電極
の側面に該第１の絶縁膜(7) からなる側壁を形成する工
程と，次いで，熱酸化により該半導体基板上に第２の絶
縁膜(12)を形成する工程と，次いで，該側壁及び該ゲー
ト電極をマスクにして該基板とは異なる導電型不純物の
イオンを該基板内に注入する第１の注入工程とを有し，
該第１の注入工程のドーズ量は該第２の注入工程のそれ
より大きいことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１〜５において，アモルファス状
態のシリコン膜(4）は, シランまたはジシランをソース
ガスとして用い， 550℃以下の温度で成長されることを
特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６において，ソースガスにフォス
フィンを添加することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020394A JPH07249767A (ja) | 1994-03-11 | 1994-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020394A JPH07249767A (ja) | 1994-03-11 | 1994-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249767A true JPH07249767A (ja) | 1995-09-26 |
Family
ID=12574229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020394A Withdrawn JPH07249767A (ja) | 1994-03-11 | 1994-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033733A1 (ja) * | 2013-09-06 | 2015-03-12 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1994
- 1994-03-11 JP JP4020394A patent/JPH07249767A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033733A1 (ja) * | 2013-09-06 | 2015-03-12 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2015053367A (ja) * | 2013-09-06 | 2015-03-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |