JP2711187B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2711187B2 JP2711187B2 JP3141459A JP14145991A JP2711187B2 JP 2711187 B2 JP2711187 B2 JP 2711187B2 JP 3141459 A JP3141459 A JP 3141459A JP 14145991 A JP14145991 A JP 14145991A JP 2711187 B2 JP2711187 B2 JP 2711187B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にソース及びドレイン領域の抵抗の小さい
ボトムゲート型の薄膜トランジスタの製造方法に関する
ものである。
法に関し、特にソース及びドレイン領域の抵抗の小さい
ボトムゲート型の薄膜トランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ：Thin Film
Transistor) とは、例えば２００オングストローム程度
の薄い多結晶シリコン膜などをトランジスタのチャネル
として用いるＭＯＳ型トランジスタであり、通常のＭＯ
Ｓ型トランジスタのようにシリコン基板内にチャネルを
作る必要がなく、例えば通常のＭＯＳ型トランジスタを
基板内に形成し、酸化膜などで被覆・絶縁した後でも、
再びその領域上にＭＯＳ型トランジスタを形成すること
ができる。このため、トランジスタの高集積化にとって
有効な手段として研究開発が進んでいる。
Transistor) とは、例えば２００オングストローム程度
の薄い多結晶シリコン膜などをトランジスタのチャネル
として用いるＭＯＳ型トランジスタであり、通常のＭＯ
Ｓ型トランジスタのようにシリコン基板内にチャネルを
作る必要がなく、例えば通常のＭＯＳ型トランジスタを
基板内に形成し、酸化膜などで被覆・絶縁した後でも、
再びその領域上にＭＯＳ型トランジスタを形成すること
ができる。このため、トランジスタの高集積化にとって
有効な手段として研究開発が進んでいる。
【０００３】薄膜トランジスタは、ゲート電極がチャネ
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは、製造する半導体
装置の製造方法に応じて異なる。
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは、製造する半導体
装置の製造方法に応じて異なる。
【０００４】図２に従来のボトムゲート型のＰチャネル
ＭＯＳトランジスタの製造工程の主要断面図を示し、以
下にその製造方法を説明する。
ＭＯＳトランジスタの製造工程の主要断面図を示し、以
下にその製造方法を説明する。
【０００５】まず、図２(a) に示すように、半導体基板
１上に絶縁膜２を形成し、その上にゲート電極３を形成
する。その上にゲート酸化膜４と、ソース，ドレイン及
びチャネル領域となる、例えば不純物を添加していない
多結晶シリコン膜５を２００オングストローム程度堆積
する。
１上に絶縁膜２を形成し、その上にゲート電極３を形成
する。その上にゲート酸化膜４と、ソース，ドレイン及
びチャネル領域となる、例えば不純物を添加していない
多結晶シリコン膜５を２００オングストローム程度堆積
する。
【０００６】次に、図２(b) に示すように、感光剤８を
塗布し、フォトリソグラフィ法により、所望の形にパタ
ーニングした後、感光剤８をマスクとしてイオン注入に
よりほう素イオンを多結晶シリコン膜５へ導入する。こ
の時の注入エネルギーは、イオンが多結晶シリコン膜５
内に留まるように設定する。
塗布し、フォトリソグラフィ法により、所望の形にパタ
ーニングした後、感光剤８をマスクとしてイオン注入に
よりほう素イオンを多結晶シリコン膜５へ導入する。こ
の時の注入エネルギーは、イオンが多結晶シリコン膜５
内に留まるように設定する。
【０００７】次に、図２(c) に示すように、感光剤８を
除去し、熱処理によりほう素を拡散・活性化させＰ+ 型
のソース及びドレイン領域９を形成する。
除去し、熱処理によりほう素を拡散・活性化させＰ+ 型
のソース及びドレイン領域９を形成する。
【０００８】次に、図２(d) に示すように、全面に絶縁
膜１１を堆積し、該絶縁膜１１に電極形成用の穴をあけ
た後、ソース及びドレイン電極１２を形成する。
膜１１を堆積し、該絶縁膜１１に電極形成用の穴をあけ
た後、ソース及びドレイン電極１２を形成する。
【０００９】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されており、ソース，ドレ
イン及びチャネル領域を全て薄い多結晶シリコン膜で形
成しているので、ソース及びドレイン領域の抵抗値が大
きくなり、実効的にチャネル部分にかかる電圧が低下
し、ＭＯＳトランジスタの性能劣化の原因になるという
問題点があった。
造方法は、以上のように構成されており、ソース，ドレ
イン及びチャネル領域を全て薄い多結晶シリコン膜で形
成しているので、ソース及びドレイン領域の抵抗値が大
きくなり、実効的にチャネル部分にかかる電圧が低下
し、ＭＯＳトランジスタの性能劣化の原因になるという
問題点があった。
【００１０】また、図２(d) の電極形成用の穴を形成す
る工程において、絶縁膜の除去速度（エッチング・レー
ト）のばらつきのため、膜厚から計算される除去時間よ
りも時間を増やす（オーバーエッチング）必要があり、
このため、ソース及びドレイン領域である多結晶シリコ
ン膜も一部除去されて、その厚さが非常に薄くなった
り、完全に除去される領域ができたりして、電極との間
で低抵抗で確実な電気的接続を得ることが困難であるな
どの問題点があった。
る工程において、絶縁膜の除去速度（エッチング・レー
ト）のばらつきのため、膜厚から計算される除去時間よ
りも時間を増やす（オーバーエッチング）必要があり、
このため、ソース及びドレイン領域である多結晶シリコ
ン膜も一部除去されて、その厚さが非常に薄くなった
り、完全に除去される領域ができたりして、電極との間
で低抵抗で確実な電気的接続を得ることが困難であるな
どの問題点があった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続を可能とする半導体装置の製造方法を得ること
を目的とする。
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続を可能とする半導体装置の製造方法を得ること
を目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上に絶縁膜を形成する工程
と、上記絶縁膜の上にゲート電極を形成する工程と、上
記ゲート電極上を含む上記絶縁膜上の全面に、ゲート酸
化膜を形成する工程と、上記ゲート酸化膜上に厚い半導
体膜と、不純物入りガラス膜とを順に堆積する工程と、
上記ガラス膜を、上記ゲート電極から離れた、後にソー
ス領域，及びドレイン領域を形成する領域を除いて、選
択的に除去する工程と、上記ガラス膜をマスクとし、上
記厚い半導体膜をエッチングして薄く残す工程と、熱拡
散により上記ガラス膜から該ガラス膜下部の厚い半導体
膜へ不純物を拡散してソース領域，及びドレイン領域を
形成する工程と、全面に絶縁膜を形成し、該絶縁膜に電
極形成用の穴をあけた後、ソース電極，及びドレイン電
極をそれぞれ形成する工程とを含むものである。
置の製造方法は、半導体基板上に絶縁膜を形成する工程
と、上記絶縁膜の上にゲート電極を形成する工程と、上
記ゲート電極上を含む上記絶縁膜上の全面に、ゲート酸
化膜を形成する工程と、上記ゲート酸化膜上に厚い半導
体膜と、不純物入りガラス膜とを順に堆積する工程と、
上記ガラス膜を、上記ゲート電極から離れた、後にソー
ス領域，及びドレイン領域を形成する領域を除いて、選
択的に除去する工程と、上記ガラス膜をマスクとし、上
記厚い半導体膜をエッチングして薄く残す工程と、熱拡
散により上記ガラス膜から該ガラス膜下部の厚い半導体
膜へ不純物を拡散してソース領域，及びドレイン領域を
形成する工程と、全面に絶縁膜を形成し、該絶縁膜に電
極形成用の穴をあけた後、ソース電極，及びドレイン電
極をそれぞれ形成する工程とを含むものである。
【００１３】
【００１４】
【作用】この発明における半導体装置の製造方法によれ
ば、半導体基板上に絶縁膜を形成する工程と、上記絶縁
膜の上にゲート電極を形成する工程と、上記ゲート電極
上を含む上記絶縁膜上の全面に、ゲート酸化膜を形成す
る工程と、上記ゲート酸化膜上に厚い半導体膜と、不純
物入りガラス膜とを順に堆積する工程と、上記ガラス膜
を、上記ゲート電極から離れた、後にソース領域，及び
ドレイン領域を形成する領域を除いて、選択的に除去す
る工程と、上記ガラス膜をマスクとし、上記厚い半導体
膜をエッチングして薄く残す工程と、熱拡散により上記
ガラス膜から該ガラス膜下部の厚い半導体膜へ不純物を
拡散してソース領域，及びドレイン領域を形成する工程
と、全面に絶縁膜を形成し、該絶縁膜に電極形成用の穴
をあけた後、ソース電極，及びドレイン電極をそれぞれ
形成する工程とを含むようにしたから、厚い半導体膜を
エッチングして薄く残すためのマスクとして使用するガ
ラス膜からこのガラス膜下部の厚い半導体膜へ不純物を
拡散してソース領域，及びドレイン領域を形成すること
により、自己整合的に、位置精度よく、ソース領域，及
びドレイン領域を形成することができる。
ば、半導体基板上に絶縁膜を形成する工程と、上記絶縁
膜の上にゲート電極を形成する工程と、上記ゲート電極
上を含む上記絶縁膜上の全面に、ゲート酸化膜を形成す
る工程と、上記ゲート酸化膜上に厚い半導体膜と、不純
物入りガラス膜とを順に堆積する工程と、上記ガラス膜
を、上記ゲート電極から離れた、後にソース領域，及び
ドレイン領域を形成する領域を除いて、選択的に除去す
る工程と、上記ガラス膜をマスクとし、上記厚い半導体
膜をエッチングして薄く残す工程と、熱拡散により上記
ガラス膜から該ガラス膜下部の厚い半導体膜へ不純物を
拡散してソース領域，及びドレイン領域を形成する工程
と、全面に絶縁膜を形成し、該絶縁膜に電極形成用の穴
をあけた後、ソース電極，及びドレイン電極をそれぞれ
形成する工程とを含むようにしたから、厚い半導体膜を
エッチングして薄く残すためのマスクとして使用するガ
ラス膜からこのガラス膜下部の厚い半導体膜へ不純物を
拡散してソース領域，及びドレイン領域を形成すること
により、自己整合的に、位置精度よく、ソース領域，及
びドレイン領域を形成することができる。
【００１５】この発明における不純物入りガラス膜は、
厚い半導体膜を選択的に薄くエッチングするときのマス
クとなると同時に、残った厚い半導体膜に不純物を拡散
する拡散源となる。
厚い半導体膜を選択的に薄くエッチングするときのマス
クとなると同時に、残った厚い半導体膜に不純物を拡散
する拡散源となる。
【００１６】
【００１７】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。
【００１８】まず、図１(a) に示すように、半導体基板
１上に例えば５０００〜１００００オングストローム程
度の酸化膜を絶縁膜２としてＣＶＤ法によって堆積す
る。その絶縁膜２上に例えば２０００オングストローム
程度の多結晶シリコン膜をＣＶＤ法によって堆積し、異
方性エッチングによりゲート電極３を形成する。そし
て、その上にゲート酸化膜４として２００〜３００オン
グストローム程度の酸化膜と、不純物を添加していな
い、例えば２０００オングストローム程度の厚い多結晶
シリコン膜６をＣＶＤ法によって堆積する。
１上に例えば５０００〜１００００オングストローム程
度の酸化膜を絶縁膜２としてＣＶＤ法によって堆積す
る。その絶縁膜２上に例えば２０００オングストローム
程度の多結晶シリコン膜をＣＶＤ法によって堆積し、異
方性エッチングによりゲート電極３を形成する。そし
て、その上にゲート酸化膜４として２００〜３００オン
グストローム程度の酸化膜と、不純物を添加していな
い、例えば２０００オングストローム程度の厚い多結晶
シリコン膜６をＣＶＤ法によって堆積する。
【００１９】次に、図１(b) に示すように、ほう素を含
んだガラス膜１０を全面にＣＶＤ法によって堆積した後
に、フォトリソグラフィ法によりパターニングした感光
剤（ここでは図示しない）をマスクとして上記ガラス膜
１０を異方性エッチングによって選択的に除去し、さら
に感光剤を除去する。その後、上記ガラス膜１０をマス
クとしてチャネル部となる領域の多結晶シリコン膜６を
薄く、例えば２００オングストローム程度残るように異
方性エッチングによって選択的に除去して、チャネル領
域７を形成する。
んだガラス膜１０を全面にＣＶＤ法によって堆積した後
に、フォトリソグラフィ法によりパターニングした感光
剤（ここでは図示しない）をマスクとして上記ガラス膜
１０を異方性エッチングによって選択的に除去し、さら
に感光剤を除去する。その後、上記ガラス膜１０をマス
クとしてチャネル部となる領域の多結晶シリコン膜６を
薄く、例えば２００オングストローム程度残るように異
方性エッチングによって選択的に除去して、チャネル領
域７を形成する。
【００２０】次に、図１(c) に示すように、９００度で
１０分間程度の熱処理により、上記ガラス膜１０から厚
い多結晶シリコン膜６へほう素を拡散・活性化させ、厚
い多結晶シリコン膜６を濃度５×１０20／cm3 程度のＰ
+ 型としたソース及びドレイン領域９に形成した後、ガ
ラス膜１０を除去する。
１０分間程度の熱処理により、上記ガラス膜１０から厚
い多結晶シリコン膜６へほう素を拡散・活性化させ、厚
い多結晶シリコン膜６を濃度５×１０20／cm3 程度のＰ
+ 型としたソース及びドレイン領域９に形成した後、ガ
ラス膜１０を除去する。
【００２１】次に、図１(d) に示すように、全面に絶縁
膜１１として例えば５０００オングストローム程度の酸
化膜をＣＶＤ法によって堆積し、該絶縁膜１１に電極形
成用の穴をあけた後、ソース及びドレイン電極１２を形
成する。
膜１１として例えば５０００オングストローム程度の酸
化膜をＣＶＤ法によって堆積し、該絶縁膜１１に電極形
成用の穴をあけた後、ソース及びドレイン電極１２を形
成する。
【００２２】このように、この実施例によれば、ソース
及びドレイン領域を厚膜化したので、トランジスタのソ
ース及びドレイン領域の抵抗を下げるとともに、電極と
の確実な電気的接続が可能になる。
及びドレイン領域を厚膜化したので、トランジスタのソ
ース及びドレイン領域の抵抗を下げるとともに、電極と
の確実な電気的接続が可能になる。
【００２３】また、ソース及びドレイン領域を厚い半導
体膜で形成したので、抵抗値の低いソース及びドレイン
領域を形成でき、ソース及びドレイン電極用の穴を絶縁
膜にあけるときのオーバーエッチングに対し、膜厚が十
分残り、ソース及びドレイン電極と確実な電気的接続が
可能になる。
体膜で形成したので、抵抗値の低いソース及びドレイン
領域を形成でき、ソース及びドレイン電極用の穴を絶縁
膜にあけるときのオーバーエッチングに対し、膜厚が十
分残り、ソース及びドレイン電極と確実な電気的接続が
可能になる。
【００２４】なお、上記実施例ではＰチャネルトランジ
スタを形成するために、ほう素入りガラス膜を用いた
が、Ｎチャネルトランジスタを形成する場合には、ひ素
入りのガラス膜などを用いることにより、上記実施例と
同様の効果を得ることができる。
スタを形成するために、ほう素入りガラス膜を用いた
が、Ｎチャネルトランジスタを形成する場合には、ひ素
入りのガラス膜などを用いることにより、上記実施例と
同様の効果を得ることができる。
【００２５】
【発明の効果】以上のように、この発明に係る半導体装
置の製造方法によれば、半導体基板上に絶縁膜を形成す
る工程と、上記絶縁膜の上にゲート電極を形成する工程
と、上記ゲート電極上を含む上記絶縁膜上の全面に、ゲ
ート酸化膜を形成する工程と、上記ゲート酸化膜上に厚
い半導体膜と、不純物入りガラス膜とを順に堆積する工
程と、上記ガラス膜を、上記ゲート電極から離れた、後
にソース領域，及びドレイン領域を形成する領域を除い
て、選択的に除去する工程と、上記ガラス膜をマスクと
し、上記厚い半導体膜をエッチングして薄く残す工程
と、熱拡散により上記ガラス膜から該ガラス膜下部の厚
い半導体膜へ不純物を拡散してソース領域，及びドレイ
ン領域を形成する工程と、全面に絶縁膜を形成し、該絶
縁膜に電極形成用の穴をあけた後、ソース電極，及びド
レイン電極をそれぞれ形成する工程とを含むようにした
から、厚い半導体膜をエッチングして薄く残すためのマ
スクとして使用するガラス膜からこのガラス膜下部の厚
い半導体膜へ不純物を拡散してソース領域，及びドレイ
ン領域を形成することにより、自己整合的に、位置精度
よく、ソース領域，及びドレイン領域を形成することが
できるという効果を有する。
置の製造方法によれば、半導体基板上に絶縁膜を形成す
る工程と、上記絶縁膜の上にゲート電極を形成する工程
と、上記ゲート電極上を含む上記絶縁膜上の全面に、ゲ
ート酸化膜を形成する工程と、上記ゲート酸化膜上に厚
い半導体膜と、不純物入りガラス膜とを順に堆積する工
程と、上記ガラス膜を、上記ゲート電極から離れた、後
にソース領域，及びドレイン領域を形成する領域を除い
て、選択的に除去する工程と、上記ガラス膜をマスクと
し、上記厚い半導体膜をエッチングして薄く残す工程
と、熱拡散により上記ガラス膜から該ガラス膜下部の厚
い半導体膜へ不純物を拡散してソース領域，及びドレイ
ン領域を形成する工程と、全面に絶縁膜を形成し、該絶
縁膜に電極形成用の穴をあけた後、ソース電極，及びド
レイン電極をそれぞれ形成する工程とを含むようにした
から、厚い半導体膜をエッチングして薄く残すためのマ
スクとして使用するガラス膜からこのガラス膜下部の厚
い半導体膜へ不純物を拡散してソース領域，及びドレイ
ン領域を形成することにより、自己整合的に、位置精度
よく、ソース領域，及びドレイン領域を形成することが
できるという効果を有する。
【図１】この発明の一実施例における半導体装置の製造
工程の主要断面図である。
工程の主要断面図である。
【図２】従来の半導体装置の製造工程の主要断面図であ
る。
る。
１ 半導体基板 ２ 絶縁膜 ３ ゲート電極 ４ ゲート酸化膜 ５ 薄い多結晶シリコン膜 ６ 厚い多結晶シリコン膜 ７ チャネル領域 ８ 感光剤 ９ ソース及びドレイン領域 １０ ほう素入りガラス膜 １１ 絶縁膜 １２ ソース及びドレイン電極
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 上記絶縁膜の上にゲート電極を形成する工程と、 上記ゲート電極上を含む上記絶縁膜上の全面に、ゲート
酸化膜を形成する工程と、 上記ゲート酸化膜上に厚い半導体膜と、不純物入りガラ
ス膜とを順に堆積する工程と、 上記ガラス膜を、上記ゲート電極から離れた、後にソー
ス領域，及びドレイン領域を形成する領域を除いて、選
択的に除去する工程と、 上記ガラス膜をマスクとし、上記厚い半導体膜をエッチ
ングして薄く残す工程と、 熱拡散により上記ガラス膜から該ガラス膜下部の厚い半
導体膜へ不純物を拡散してソース領域，及びドレイン領
域を形成する工程と、 全面に絶縁膜を形成し、該絶縁膜に電極形成用の穴をあ
けた後、ソース電極，及びドレイン電極をそれぞれ形成
する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141459A JP2711187B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141459A JP2711187B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338650A JPH04338650A (ja) | 1992-11-25 |
| JP2711187B2 true JP2711187B2 (ja) | 1998-02-10 |
Family
ID=15292388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141459A Expired - Lifetime JP2711187B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711187B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960012583B1 (en) * | 1993-06-21 | 1996-09-23 | Lg Semicon Co Ltd | Tft (thin film transistor )and the method of manufacturing the same |
| US5681760A (en) * | 1995-01-03 | 1997-10-28 | Goldstar Electron Co., Ltd. | Method for manufacturing thin film transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148975A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS62196358U (ja) * | 1986-06-02 | 1987-12-14 | ||
| JP2541259B2 (ja) * | 1987-12-30 | 1996-10-09 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
-
1991
- 1991-05-15 JP JP3141459A patent/JP2711187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04338650A (ja) | 1992-11-25 |
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