JPH02228041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02228041A JPH02228041A JP4647589A JP4647589A JPH02228041A JP H02228041 A JPH02228041 A JP H02228041A JP 4647589 A JP4647589 A JP 4647589A JP 4647589 A JP4647589 A JP 4647589A JP H02228041 A JPH02228041 A JP H02228041A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- patterning
- semiconductor device
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 13
- 239000012212 insulator Substances 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- IHZXTIBMKNSJCJ-UHFFFAOYSA-N 3-{[(4-{[4-(dimethylamino)phenyl](4-{ethyl[(3-sulfophenyl)methyl]amino}phenyl)methylidene}cyclohexa-2,5-dien-1-ylidene)(ethyl)azaniumyl]methyl}benzene-1-sulfonate Chemical compound C=1C=C(C(=C2C=CC(C=C2)=[N+](C)C)C=2C=CC(=CC=2)N(CC)CC=2C=C(C=CC=2)S([O-])(=O)=O)C=CC=1N(CC)CC1=CC=CC(S(O)(=O)=O)=C1 IHZXTIBMKNSJCJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にＳ Ｏ
Ｔ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
型の電界効果型トランジスタ（ＦＥＴ）の製造方法に関
するものである。
Ｔ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
型の電界効果型トランジスタ（ＦＥＴ）の製造方法に関
するものである。
第３図は、従来のＳｏｌ型半導体装置の断面図を示した
ものであり、図において、１はシリコン基板、２は酸化
膜、５はゲート、９はトランジスタのソース領域、１０
はトランジスタのドレイン領域、１１はトランジスタの
チャネル部、１３は配線、６０はシリコン酸化膜である
。
ものであり、図において、１はシリコン基板、２は酸化
膜、５はゲート、９はトランジスタのソース領域、１０
はトランジスタのドレイン領域、１１はトランジスタの
チャネル部、１３は配線、６０はシリコン酸化膜である
。
次に、第４図を用いて第３図に示したような従来のＳｏ
ｌ型半導体装置の製造方法を説明する。
ｌ型半導体装置の製造方法を説明する。
まず、第４図（ａｌに示すように、ＳＯＩ基板に通常の
ＬＯＧＯ３分離法を用いてフィールド酸化を行い、素子
領域３を゛形成する。次に、同図（ｂｌのように、ゲー
ト酸化膜４．ゲート電極材５．シリコン酸化膜６を堆積
した後パターニングを行い、ゲートを形成する。ここで
、酸化膜６を堆積せずにパターニングを行うことも可能
である０次に、同図（Ｃ）に示すように、全面に上記ゲ
ートをマスクとする低濃度のイオン注入を行って、ソー
ス・ドレインとなるべき低濃度のイオン注入領域を形成
する。次に、同図（ｄ）に示すように、ゲートの側壁に
酸化膜のスペーサ８を形成し、ゲート及びスペーサ８を
マスクとしてイオン注入を行い、ソース・ドレイン領域
に高濃度のイオン注入領域９ｂ、１０ｂを形成する（同
図（ｅ））、このように（Ｃ）〜（ｅｔｌは、Ｌ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ／５ｏ
ｕｒｃｅ）と呼ばれる低濃度領域９ａ、１０ａ及び高濃
度領域９ｂ。
ＬＯＧＯ３分離法を用いてフィールド酸化を行い、素子
領域３を゛形成する。次に、同図（ｂｌのように、ゲー
ト酸化膜４．ゲート電極材５．シリコン酸化膜６を堆積
した後パターニングを行い、ゲートを形成する。ここで
、酸化膜６を堆積せずにパターニングを行うことも可能
である０次に、同図（Ｃ）に示すように、全面に上記ゲ
ートをマスクとする低濃度のイオン注入を行って、ソー
ス・ドレインとなるべき低濃度のイオン注入領域を形成
する。次に、同図（ｄ）に示すように、ゲートの側壁に
酸化膜のスペーサ８を形成し、ゲート及びスペーサ８を
マスクとしてイオン注入を行い、ソース・ドレイン領域
に高濃度のイオン注入領域９ｂ、１０ｂを形成する（同
図（ｅ））、このように（Ｃ）〜（ｅｔｌは、Ｌ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ／５ｏ
ｕｒｃｅ）と呼ばれる低濃度領域９ａ、１０ａ及び高濃
度領域９ｂ。
１０ｂからなるソース９．ドレイン１０を形成する工程
である。次に、ウェハ全面にシリコン酸化膜などの眉間
絶縁膜２０を堆積する（同図（ｒ））−次に、ソース９
とドレイン１０の部分へコンタクトを形成しく同図（ｇ
））、ウェハ全面に配線材料１３を堆積する（同図（ｈ
ｌ）、最後に、前記配線材料１３をパターニングするこ
とによりトランジスタとして動作可能となる。
である。次に、ウェハ全面にシリコン酸化膜などの眉間
絶縁膜２０を堆積する（同図（ｒ））−次に、ソース９
とドレイン１０の部分へコンタクトを形成しく同図（ｇ
））、ウェハ全面に配線材料１３を堆積する（同図（ｈ
ｌ）、最後に、前記配線材料１３をパターニングするこ
とによりトランジスタとして動作可能となる。
従来のＳｏｌ型半導体装置の製造方法は以上のように構
成されているので、配線をトランジスタのソース及びド
レイン領域に接続するに際して配線がゲートと電気的に
短絡しないように、コンタクトホールとゲートとの間に
十分に広い領域を確保する必要があった。このため、ゲ
ート長が短（なって微細化が進んでいるにもかかわらず
、トランジスタ全体としての微細化が十分ではないとい
う問題点があった。
成されているので、配線をトランジスタのソース及びド
レイン領域に接続するに際して配線がゲートと電気的に
短絡しないように、コンタクトホールとゲートとの間に
十分に広い領域を確保する必要があった。このため、ゲ
ート長が短（なって微細化が進んでいるにもかかわらず
、トランジスタ全体としての微細化が十分ではないとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、コンタクトホールを形成する工程を省略でき
るとともに、トランジスタ全体の微細化を実現できるＳ
ＯＩ型半導体装置の製造方法を得ることを目的としてい
る。
たもので、コンタクトホールを形成する工程を省略でき
るとともに、トランジスタ全体の微細化を実現できるＳ
ＯＩ型半導体装置の製造方法を得ることを目的としてい
る。
この発明に係る半導体装置の製造方法は、ＬＤＤ技術に
用いるスペーサをマスクとしてソース及びドレイン領域
のＳＯＩ層をパターニングし、その端面をシートとして
ドーピングＳｔの選択エピタキシャル成長を行い、この
エピタキシャルＳｌ眉に接続する配線層を形成するよう
にしたものである。
用いるスペーサをマスクとしてソース及びドレイン領域
のＳＯＩ層をパターニングし、その端面をシートとして
ドーピングＳｔの選択エピタキシャル成長を行い、この
エピタキシャルＳｌ眉に接続する配線層を形成するよう
にしたものである。
この発明においては、ゲート電極側壁のスペーサをマス
クとしてＳＯＩ層をパターニングし、その端面をシート
としてドーピングＳｉを選択エピタキシャル成長させる
ことにより、コンタクトホール形成のプロセスを省略し
、コンタクトの面積を縮小することが可能となる。
クとしてＳＯＩ層をパターニングし、その端面をシート
としてドーピングＳｉを選択エピタキシャル成長させる
ことにより、コンタクトホール形成のプロセスを省略し
、コンタクトの面積を縮小することが可能となる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＳｏｌ型ＭＯ３ＦＥ
Ｔのプロセスフローを示す断面図であり、第２図はその
工程（ａ）、 （ｂｌの段階に対応する上面図である。
Ｔのプロセスフローを示す断面図であり、第２図はその
工程（ａ）、 （ｂｌの段階に対応する上面図である。
これらの図において、１はシリコン基板、２は５ｉＯｚ
などの絶縁物、３は５ｏｌ（Ｓｉ目ｃａｎ ｏｎ Ｉｎ
５ｕｌａｔｏｒ） 、、 ４はゲート酸化膜、５はゲー
ト、６はＳｉＯ□、７はイオン注入、８はＳｉｎ。
などの絶縁物、３は５ｏｌ（Ｓｉ目ｃａｎ ｏｎ Ｉｎ
５ｕｌａｔｏｒ） 、、 ４はゲート酸化膜、５はゲー
ト、６はＳｉＯ□、７はイオン注入、８はＳｉｎ。
のスペーサ、９はトランジスタのソース領域、１０はド
レイン領域、１１はチャネル、１２はフィールド酸化膜
、１３は配線である。
レイン領域、１１はチャネル、１２はフィールド酸化膜
、１３は配線である。
まず、第１図（ａ）に示すようなＳｏｔ構造の基板に対
して、ＭＯＳ Ｆ ＥＴのチャネルの両サイドを分離す
るため、第２図（ａ）に示すようにサイドだけを決めた
マスクを用いてフィールド酸化を行う。
して、ＭＯＳ Ｆ ＥＴのチャネルの両サイドを分離す
るため、第２図（ａ）に示すようにサイドだけを決めた
マスクを用いてフィールド酸化を行う。
この時、隣り合うトランジスタのソースとドレイン方向
は５ＯＩｆｉｉ域３でつながっている０次に、第１図（
ｂ）、第２図（ｂ）のようにゲート酸化１１４形成後、
ゲート５を形成し、さらにその上に酸化膜６を形成し、
これらをゲートのマスクを用いてパターニングする０次
に、第１図（Ｃ）のようにウェハ全面に例えばｎチャネ
ルトランジスタの場合ｎ−となるようにイオン注入７を
行う。次に、同図（ｄｌのように酸化膜を全面に堆積し
、酸化膜異方性エツチングによりゲートの周囲にＳｉｎ
！スペーサ８を形成する。次に、同図（ａ）のように前
記Ｓｉ０ｇスペーサ８をマスクにしてシリコンの異方性
エッチングを行い、ＳＯＩ層を分離する。次に、５ｉＯ
ｔスペーサ８の下の単結晶シリコン９ａ、１０ａをシー
トとして、同図（ｆ）のようにシリコンの選択エピタキ
シャル成長を行ってシリコンＪｉ９ｂ。
は５ＯＩｆｉｉ域３でつながっている０次に、第１図（
ｂ）、第２図（ｂ）のようにゲート酸化１１４形成後、
ゲート５を形成し、さらにその上に酸化膜６を形成し、
これらをゲートのマスクを用いてパターニングする０次
に、第１図（Ｃ）のようにウェハ全面に例えばｎチャネ
ルトランジスタの場合ｎ−となるようにイオン注入７を
行う。次に、同図（ｄｌのように酸化膜を全面に堆積し
、酸化膜異方性エツチングによりゲートの周囲にＳｉｎ
！スペーサ８を形成する。次に、同図（ａ）のように前
記Ｓｉ０ｇスペーサ８をマスクにしてシリコンの異方性
エッチングを行い、ＳＯＩ層を分離する。次に、５ｉＯ
ｔスペーサ８の下の単結晶シリコン９ａ、１０ａをシー
トとして、同図（ｆ）のようにシリコンの選択エピタキ
シャル成長を行ってシリコンＪｉ９ｂ。
１０ｂを形成する。このとき、このエピタキシャル成長
シリコン層９ｂ、１０ｂにｎ“のドーピングを行い、前
記ＳｉＯ□スペーサ８下の単結晶シリコン９ａ、１０ａ
とで、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄ
ｒａｉｎ／５ｏｕｒｃｅ） ９＋ １０を形成する。
シリコン層９ｂ、１０ｂにｎ“のドーピングを行い、前
記ＳｉＯ□スペーサ８下の単結晶シリコン９ａ、１０ａ
とで、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄ
ｒａｉｎ／５ｏｕｒｃｅ） ９＋ １０を形成する。
最後に、全面に配線材料を堆積し、パターニングするこ
とにより配ｖＡ１３を形成する（同図（ｇ））。またこ
のとき、全面に酸化膜を堆積した後、前記エピタキシャ
ルシリコン領域９ｂ、１０ｂへのコンタクトを形成する
ことも可能である。
とにより配ｖＡ１３を形成する（同図（ｇ））。またこ
のとき、全面に酸化膜を堆積した後、前記エピタキシャ
ルシリコン領域９ｂ、１０ｂへのコンタクトを形成する
ことも可能である。
このように、本実施例では、ｎ゛ソース／ドレインシリ
コンの選択エピタキシャル成長により形成したため、従
来のようにリソグラフィーで形成したフィールド酸化膜
と、スペーサとの間に形成されるものよりも、十分に小
さ（形成できる。
コンの選択エピタキシャル成長により形成したため、従
来のようにリソグラフィーで形成したフィールド酸化膜
と、スペーサとの間に形成されるものよりも、十分に小
さ（形成できる。
また、ｎ゛ソース／ドレイン配線とのコンタクトをセル
ファライン的に形成できるので、コンタクトホール形成
のプロセスを省略でき、コンタクトの面積を縮小できる
。
ファライン的に形成できるので、コンタクトホール形成
のプロセスを省略でき、コンタクトの面積を縮小できる
。
以上のように、この発明に係る半導体装置の製造方法に
よれば、ゲート電極側壁に形成した酸化膜スペーサをマ
スクとしてＳＯＩ層をパターニングし、このスペーサ下
のＳｉをシートとしてコンタクトとなる領域のＳｉの選
択エピタキシャル成長を行い、このエピタキシャルＳｉ
層に接続する配線層を形成するようにしたので、コンタ
クトＳＪＩ域を十分に小さく形成でき、かつ配線とのコ
ンタクトをセルファライン的に形成でき、トランジスタ
を小さくして高集積化を図ることができる効果がある。
よれば、ゲート電極側壁に形成した酸化膜スペーサをマ
スクとしてＳＯＩ層をパターニングし、このスペーサ下
のＳｉをシートとしてコンタクトとなる領域のＳｉの選
択エピタキシャル成長を行い、このエピタキシャルＳｉ
層に接続する配線層を形成するようにしたので、コンタ
クトＳＪＩ域を十分に小さく形成でき、かつ配線とのコ
ンタクトをセルファライン的に形成でき、トランジスタ
を小さくして高集積化を図ることができる効果がある。
第１図はこの発明の一実施例によるＳｏｌ型ＭＯ３ＦＥ
Ｔのプロセスフローを示す断面図、第２図はその一部の
工程に対応する上面図、第３図は従来のＳｏｌ型ＭＯ５
ＦＥＴを示す断面図、第４図はそのプロセスフローを示
す図である。 図中、ｌはシリコン基板、２は５ｉＯｚ、３はＳｏｌ、
４はゲート酸化膜、５はゲート、６はＳｔｏｗ、７はイ
オン注入、８はＳｔｏｗスペーサ、９．１０はソース／
ドレイン領域、１１はチャネル、１２はフィールド酸化
膜、１３は配線である。 なお、図中、同一符号は同一、または相当部分を示す。 第１図（￥す１） 特許出願人 工業技術院長 飯塚幸三 （菫の２） ｇ：５ｉＯｚ／７／ｌ−ブ １２：／ｌ−／ｌメＩＪＩ、／ｌｉ列〆（ゼつ３ン １３：ｌシ１ １：ジノ３ンＪｌダ ２．６０： Ｓ； ０２ ５：り―メ ９：ンーＺ １０：メ゛ムｒン １１ ： ｆｔ４ツム １３ ： ｆｉｌｉａｌ 第 図 （ｔつ２）
Ｔのプロセスフローを示す断面図、第２図はその一部の
工程に対応する上面図、第３図は従来のＳｏｌ型ＭＯ５
ＦＥＴを示す断面図、第４図はそのプロセスフローを示
す図である。 図中、ｌはシリコン基板、２は５ｉＯｚ、３はＳｏｌ、
４はゲート酸化膜、５はゲート、６はＳｔｏｗ、７はイ
オン注入、８はＳｔｏｗスペーサ、９．１０はソース／
ドレイン領域、１１はチャネル、１２はフィールド酸化
膜、１３は配線である。 なお、図中、同一符号は同一、または相当部分を示す。 第１図（￥す１） 特許出願人 工業技術院長 飯塚幸三 （菫の２） ｇ：５ｉＯｚ／７／ｌ−ブ １２：／ｌ−／ｌメＩＪＩ、／ｌｉ列〆（ゼつ３ン １３：ｌシ１ １：ジノ３ンＪｌダ ２．６０： Ｓ； ０２ ５：り―メ ９：ンーＺ １０：メ゛ムｒン １１ ： ｆｔ４ツム １３ ： ｆｉｌｉａｌ 第 図 （ｔつ２）
Claims (1)
- （１）ＳＯＩ構造の電界効果型トランジスタを製造する
半導体装置の製造方法において、 ＳＯＩ層上に順次ゲート絶縁膜、ゲート電極、及び酸化
膜を形成し、これらをパターニングする工程と、 上記ゲート電極をマスクとして、上記ＳＯＩ層に低濃度
不純物イオン注入を行う工程と、 上記ゲート電極の側壁に酸化膜スペーサを形成する工程
と、 上記酸化膜スペーサをマスクとして、上記ＳＯＩ層をパ
ターニングする工程と、 上記パターニングされたＳＯＩ層の側面をシートとして
高濃度不純物ドーピングを伴う選択シリコンエピタキシ
ャル成長を行う工程と、 上記エピタキシャル成長されたシリコン層に接続する配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046475A JPH077773B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046475A JPH077773B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228041A true JPH02228041A (ja) | 1990-09-11 |
| JPH077773B2 JPH077773B2 (ja) | 1995-01-30 |
Family
ID=12748219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046475A Expired - Lifetime JPH077773B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077773B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147629A (ja) * | 1990-10-09 | 1992-05-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05114724A (ja) * | 1991-08-26 | 1993-05-07 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6339005B1 (en) | 1999-10-22 | 2002-01-15 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET |
| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
| KR100329755B1 (ko) * | 1995-11-02 | 2002-11-07 | 주식회사 하이닉스반도체 | 선택적에피택셜실리콘층형성방법 |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2006253259A (ja) * | 2005-03-09 | 2006-09-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007507092A (ja) * | 2003-09-23 | 2007-03-22 | フリースケール セミコンダクター インコーポレイテッド | 分離領域を有する半導体デバイスを形成するための方法 |
| WO2014009990A1 (ja) * | 2012-07-09 | 2014-01-16 | 国立大学法人東北大学 | ３次元構造のｍｏｓｆｅｔ及びその製造方法 |
-
1989
- 1989-03-01 JP JP1046475A patent/JPH077773B2/ja not_active Expired - Lifetime
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147629A (ja) * | 1990-10-09 | 1992-05-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05114724A (ja) * | 1991-08-26 | 1993-05-07 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5962870A (en) * | 1991-08-26 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6476447B1 (en) | 1992-02-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device including a transistor |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6455875B2 (en) | 1992-10-09 | 2002-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having enhanced field mobility |
| US7602020B2 (en) | 1992-10-09 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6790749B2 (en) | 1992-10-09 | 2004-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7109108B2 (en) | 1992-10-09 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device having metal silicide |
| US8017506B2 (en) | 1992-10-09 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7723788B2 (en) | 1992-10-09 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7166503B2 (en) | 1993-10-01 | 2007-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a TFT with laser irradiation |
| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
| US6617612B2 (en) | 1993-11-05 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a semiconductor integrated circuit |
| KR100329755B1 (ko) * | 1995-11-02 | 2002-11-07 | 주식회사 하이닉스반도체 | 선택적에피택셜실리콘층형성방법 |
| US6339005B1 (en) | 1999-10-22 | 2002-01-15 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET |
| US7183573B2 (en) | 1999-10-22 | 2007-02-27 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI mosfet |
| JP2007507092A (ja) * | 2003-09-23 | 2007-03-22 | フリースケール セミコンダクター インコーポレイテッド | 分離領域を有する半導体デバイスを形成するための方法 |
| JP2006253259A (ja) * | 2005-03-09 | 2006-09-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| WO2014009990A1 (ja) * | 2012-07-09 | 2014-01-16 | 国立大学法人東北大学 | ３次元構造のｍｏｓｆｅｔ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077773B2 (ja) | 1995-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5767930A (en) | Active-matrix liquid crystal display and fabrication method thereof | |
| JP2791760B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR20030058633A (ko) | 수직형 트랜지스터 및 그 제조 방법 | |
| JPH03173480A (ja) | 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法 | |
| JPH03178135A (ja) | 絶縁ゲート電界効果トランジスタ製造方法 | |
| JPH02228041A (ja) | 半導体装置の製造方法 | |
| US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
| JPH04305978A (ja) | 電力用ｍｏｓ半導体デバイスの製造方法 | |
| JP3420301B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2000332255A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3200640B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH06163890A (ja) | 半導体装置の製造方法 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2002057333A (ja) | 半導体装置と及びその製造方法 | |
| KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JPH0621461A (ja) | 薄膜トランジスタ | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| JP2621686B2 (ja) | 半導体装置の製造方法 | |
| JP3161429B2 (ja) | 半導体装置の製造方法 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JPH11186557A (ja) | 半導体装置及びその製造方法 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |