JPH11186557A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11186557A JPH11186557A JP35388097A JP35388097A JPH11186557A JP H11186557 A JPH11186557 A JP H11186557A JP 35388097 A JP35388097 A JP 35388097A JP 35388097 A JP35388097 A JP 35388097A JP H11186557 A JPH11186557 A JP H11186557A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- lower gate
- insulating film
- active layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000010408 film Substances 0.000 claims abstract description 79
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 3
- 238000000059 patterning Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 20
- 229910052796 boron Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- -1 Phosphorus ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタのドライブ能力を向上させ
て従来よりも大きなオン電流を持つスイッチング特性の
改善された薄膜トランジスタを提供すること。 【解決手段】 本発明によれば、下部ゲート電極３ａの
側壁上に位置するようにポリシリコン薄膜のチャネル領
域５１を縦方向に配置して下部ゲート電極３ａを取り囲
むようにトランジスタを形成することでチャネル幅を増
大することと、ゲート絶縁膜４、６を介してセルフアラ
インで下部ゲート電極３ａを取り囲むようにサイドウオ
ール状に形成した上部ゲート電極８ａとのダブルゲート
構造を用いることを特徴とする。
て従来よりも大きなオン電流を持つスイッチング特性の
改善された薄膜トランジスタを提供すること。 【解決手段】 本発明によれば、下部ゲート電極３ａの
側壁上に位置するようにポリシリコン薄膜のチャネル領
域５１を縦方向に配置して下部ゲート電極３ａを取り囲
むようにトランジスタを形成することでチャネル幅を増
大することと、ゲート絶縁膜４、６を介してセルフアラ
インで下部ゲート電極３ａを取り囲むようにサイドウオ
ール状に形成した上部ゲート電極８ａとのダブルゲート
構造を用いることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造装置及
びその製造方法に関する。さらに詳細には、ダブルゲー
ト構造を有する薄膜トランジスタに関する。
びその製造方法に関する。さらに詳細には、ダブルゲー
ト構造を有する薄膜トランジスタに関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は、ＳＲＡ
Ｍや液晶表示装置等に広く使用されており、技術的重要
性が高くなっている。とりわけ低消費電力タイプのＳＲ
ＡＭでは、データ保持電力を小さくするために薄膜トラ
ンジスタのオフ電流を低減することが重要でポリシリコ
ンを用いたＴＦＴでは、オフ電流が主原因であるポリシ
リコンのグレインバウンダリに存在するトラップを介し
たトンネル電流を低減するために、これまで様々な検討
がなされてきた。例えば、ＬＤＤ構造としてドレイン側
に低濃度領域（オフセット領域）を設けることや、ポリ
シリコンのグレインサイズの大粒化によるトラップ密度
の低減や、水素や酸素プラズマによるトラップの不活性
化、或いは薄膜トランジスタのチャネルのポリシリコン
を酸化することによるチャンネルと酸化膜との界面に存
在する界面準位密度の低減等が行われている。しかしこ
れらの方法を用いることによりオフ電流の低減には効果
があるもののオン電流の増加の点からは必ずしも十分で
あるとは言えない。そこでオン電流を向上させる方法の
１つとして、ダブルゲート構造がある。ダブルゲート構
造にすることにより、チャンネルの全領域が反転してサ
ブスレショルド特性が改善されるためシングルゲート構
造に比べてドライブ電流の向上、パンチスルー耐圧の向
上、ショートチャネル効果の改善等が実現でき微細化に
も有利であることが確認されている。
Ｍや液晶表示装置等に広く使用されており、技術的重要
性が高くなっている。とりわけ低消費電力タイプのＳＲ
ＡＭでは、データ保持電力を小さくするために薄膜トラ
ンジスタのオフ電流を低減することが重要でポリシリコ
ンを用いたＴＦＴでは、オフ電流が主原因であるポリシ
リコンのグレインバウンダリに存在するトラップを介し
たトンネル電流を低減するために、これまで様々な検討
がなされてきた。例えば、ＬＤＤ構造としてドレイン側
に低濃度領域（オフセット領域）を設けることや、ポリ
シリコンのグレインサイズの大粒化によるトラップ密度
の低減や、水素や酸素プラズマによるトラップの不活性
化、或いは薄膜トランジスタのチャネルのポリシリコン
を酸化することによるチャンネルと酸化膜との界面に存
在する界面準位密度の低減等が行われている。しかしこ
れらの方法を用いることによりオフ電流の低減には効果
があるもののオン電流の増加の点からは必ずしも十分で
あるとは言えない。そこでオン電流を向上させる方法の
１つとして、ダブルゲート構造がある。ダブルゲート構
造にすることにより、チャンネルの全領域が反転してサ
ブスレショルド特性が改善されるためシングルゲート構
造に比べてドライブ電流の向上、パンチスルー耐圧の向
上、ショートチャネル効果の改善等が実現でき微細化に
も有利であることが確認されている。
【０００３】チャネルの上下にゲート電圧があるダブル
ゲート構造では、そのチャネル領域は平面的な寸法を占
有するので、素子の高集積化には適さない。この改良と
して、チャネル領域を垂直に形成しているものがある。
垂直にすれば、チャネル領域の面積は無視できるので、
素子の面積は、ソース・ドレイン領域の面積だけとな
り、高集積化に有利である。この例として、ひとつは、
ダブルゲート構造ではないが、図４や図５（特開平５−
４７７８８号公報参照）に示されるボトムゲート構造が
ある。しかし、これらはシングルゲート構造なので、活
性層が有効に利用されていない。一方、特開平７−１８
３５２８号公報に示されるように、ダブルゲート構造
で、チャネル領域を垂直に形成する構成がある。これは
図６に示すように、チャネル領域となる活性層３１３ａ
は平面に、活性層３１３ｂは垂直に形成し、２個のゲー
ト電極３０３，３０８でチャネルの上下と左右にゲート
電極を形成し、チャネル幅を大きくし、面積を有効に利
用している。図７にその製造方法を簡単に示す。ゲート
電極３０３、ゲート絶縁膜３０４、活性層３１３ａ形成
後、その活性層３１３ａ上に絶縁膜のダミースペーサ３
１４を形成し、その上に活性層３１３ｂを堆積する（図
７（ａ）参照）。次にエッチバックを行い、垂直な活性
層３１３ｂとしている（図７（ｂ）参照）。次にダミー
スペーサ３１４を除去後（図７（ｃ）参照）、上部のゲ
ート絶縁膜３０６、上部のゲート電極３０８を形成して
いる（図７（ｄ）参照）。
ゲート構造では、そのチャネル領域は平面的な寸法を占
有するので、素子の高集積化には適さない。この改良と
して、チャネル領域を垂直に形成しているものがある。
垂直にすれば、チャネル領域の面積は無視できるので、
素子の面積は、ソース・ドレイン領域の面積だけとな
り、高集積化に有利である。この例として、ひとつは、
ダブルゲート構造ではないが、図４や図５（特開平５−
４７７８８号公報参照）に示されるボトムゲート構造が
ある。しかし、これらはシングルゲート構造なので、活
性層が有効に利用されていない。一方、特開平７−１８
３５２８号公報に示されるように、ダブルゲート構造
で、チャネル領域を垂直に形成する構成がある。これは
図６に示すように、チャネル領域となる活性層３１３ａ
は平面に、活性層３１３ｂは垂直に形成し、２個のゲー
ト電極３０３，３０８でチャネルの上下と左右にゲート
電極を形成し、チャネル幅を大きくし、面積を有効に利
用している。図７にその製造方法を簡単に示す。ゲート
電極３０３、ゲート絶縁膜３０４、活性層３１３ａ形成
後、その活性層３１３ａ上に絶縁膜のダミースペーサ３
１４を形成し、その上に活性層３１３ｂを堆積する（図
７（ａ）参照）。次にエッチバックを行い、垂直な活性
層３１３ｂとしている（図７（ｂ）参照）。次にダミー
スペーサ３１４を除去後（図７（ｃ）参照）、上部のゲ
ート絶縁膜３０６、上部のゲート電極３０８を形成して
いる（図７（ｄ）参照）。
【０００４】
【発明が解決しようとする課題】しかし、図６に示され
る薄膜トランジスタでは、オン電流を増加させる目的で
上部ゲート電極を付加してダブルゲート構造としている
ので、上部ゲート電極加工時の下地パターンに対する合
わせ精度が厳しくなり、高集積化には必ずしも適してい
るとはいえない。また、チャネル領域も図６（ａ）の平
面図に示すように、平面的な寸法を必要としている。ま
た垂直方向の空間を利用することでゲート幅の拡大を図
っているためチャネルのポリシリコン層の加工が２回あ
る上に活性層の上にも上部ゲート電極が形成されるので
その厚膜相当分の段差も加わるために後の工程で微細加
工時のプロセスマージンの低下が懸念される。
る薄膜トランジスタでは、オン電流を増加させる目的で
上部ゲート電極を付加してダブルゲート構造としている
ので、上部ゲート電極加工時の下地パターンに対する合
わせ精度が厳しくなり、高集積化には必ずしも適してい
るとはいえない。また、チャネル領域も図６（ａ）の平
面図に示すように、平面的な寸法を必要としている。ま
た垂直方向の空間を利用することでゲート幅の拡大を図
っているためチャネルのポリシリコン層の加工が２回あ
る上に活性層の上にも上部ゲート電極が形成されるので
その厚膜相当分の段差も加わるために後の工程で微細加
工時のプロセスマージンの低下が懸念される。
【０００５】更に、図７に示されるダミースペーサ３１
４のエッチング除去時にはレジスト等のエッチングマス
クを形成しないとフィールド膜もエッチングされる。ま
た活性層３１３ａ，３１３ｂの端部は、３方をゲート電
極で囲まれているので、その電界集中によりオフ時のリ
ーク電流が増加する。またその端部の角に形成されたゲ
ート絶縁膜の信頼性の劣化も懸念される。本発明の目的
は製造時のプロセスマージンを確保しながら薄膜トラン
ジスタのオフ電流の増加を極力抑えかつオン電流を効果
的に増やすことによりスイッチング特性の改善された低
電圧動作に有利で微細化にも対応可能な薄膜トランジス
タを提供することにある。
４のエッチング除去時にはレジスト等のエッチングマス
クを形成しないとフィールド膜もエッチングされる。ま
た活性層３１３ａ，３１３ｂの端部は、３方をゲート電
極で囲まれているので、その電界集中によりオフ時のリ
ーク電流が増加する。またその端部の角に形成されたゲ
ート絶縁膜の信頼性の劣化も懸念される。本発明の目的
は製造時のプロセスマージンを確保しながら薄膜トラン
ジスタのオフ電流の増加を極力抑えかつオン電流を効果
的に増やすことによりスイッチング特性の改善された低
電圧動作に有利で微細化にも対応可能な薄膜トランジス
タを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、下部ゲート電
極の側壁上に位置するようにポリシリコン薄膜のチャン
ネルを縦方向に配置して下部電極を取り囲むようにトラ
ンジスタを形成することでチャネル幅を増大すること
と、ゲート絶縁膜を介してセルフアラインで下部ゲート
電極を取り囲むようにサイドウオール状に形成した上部
電極とのダブルゲート構造を用いることにより薄膜トラ
ンジスタのドライブ能力を向上させて従来よりも大きな
オン電流を持つスイッチング特性の改善された薄膜トラ
ンジスタを提供するものである。
極の側壁上に位置するようにポリシリコン薄膜のチャン
ネルを縦方向に配置して下部電極を取り囲むようにトラ
ンジスタを形成することでチャネル幅を増大すること
と、ゲート絶縁膜を介してセルフアラインで下部ゲート
電極を取り囲むようにサイドウオール状に形成した上部
電極とのダブルゲート構造を用いることにより薄膜トラ
ンジスタのドライブ能力を向上させて従来よりも大きな
オン電流を持つスイッチング特性の改善された薄膜トラ
ンジスタを提供するものである。
【０００７】
【発明の実施の形態】以下、本発明の一実施例を図面を
参照して詳細に説明する。なお、これによって本発明は
制限を受けることはない。図１は、本発明による薄膜ト
ランジスタの構成説明図及び図２は、Ａ−Ａ′，図３は
Ｂ−Ｂ′の工程断面図である。以下製造方法について説
明する。図２と図３の各工程は同一段階である。
参照して詳細に説明する。なお、これによって本発明は
制限を受けることはない。図１は、本発明による薄膜ト
ランジスタの構成説明図及び図２は、Ａ−Ａ′，図３は
Ｂ−Ｂ′の工程断面図である。以下製造方法について説
明する。図２と図３の各工程は同一段階である。
【０００８】ダブルゲート構造の薄膜トランジスタを形
成するには、まず図２（ａ）に示すようにシリコン基板
１上にシリコン基板１と下部ゲート電極３ａを絶縁する
ための第１の絶縁膜２として酸化シリコン膜を２００〜
５００ｎｍ形成し、その上に下部電極となる第１のポリ
シリコン膜３を３００〜５００ｎｍ堆積後、全面にホウ
素をドーズ量１Ｅ＋１５〜５Ｅ＋１５ｃｍ-2程度でイオ
ン注入することで高濃度のドーピングを行い、次にレジ
ストをマスクとしてドライエッチングにより下部ゲート
電極３ａを形成する。この際、ゲート長を第１のポリシ
リコン膜の厚さに定めるために、またゲート端における
ドレイン領域の電界を緩和してオフ電流を低減する目的
で下地の酸化シリコン膜である第１の絶縁膜２に対して
下部ゲート絶縁膜４と第２のポリシリコン膜５の膜厚相
当分の６０〜１３０ｎｍのオーバーエッチングを行う。
成するには、まず図２（ａ）に示すようにシリコン基板
１上にシリコン基板１と下部ゲート電極３ａを絶縁する
ための第１の絶縁膜２として酸化シリコン膜を２００〜
５００ｎｍ形成し、その上に下部電極となる第１のポリ
シリコン膜３を３００〜５００ｎｍ堆積後、全面にホウ
素をドーズ量１Ｅ＋１５〜５Ｅ＋１５ｃｍ-2程度でイオ
ン注入することで高濃度のドーピングを行い、次にレジ
ストをマスクとしてドライエッチングにより下部ゲート
電極３ａを形成する。この際、ゲート長を第１のポリシ
リコン膜の厚さに定めるために、またゲート端における
ドレイン領域の電界を緩和してオフ電流を低減する目的
で下地の酸化シリコン膜である第１の絶縁膜２に対して
下部ゲート絶縁膜４と第２のポリシリコン膜５の膜厚相
当分の６０〜１３０ｎｍのオーバーエッチングを行う。
【０００９】次に図２（ｂ）に示すように、全面に下部
ゲート絶縁膜４となる酸化シリコン膜を２０〜５０ｎｍ
程度ＣＶＤ法により形成する。次に全面にＣＶＤ法によ
り５５０℃以下の温度で、アモルファスシリコン薄膜を
４０〜８０ｎｍ堆積し、６００℃以下の窒素雰囲気中で
の固相成長により結晶化させることにより後に活性層５
ａとなる第２のポリシリコン膜５を形成する。この層
は、薄膜トランジスタの本体（ｂｏｄｙ）を構成するも
のである。次に第２のポリシリコン膜５にチャネルドー
ピングとしてイオン注入にてドーズ量１Ｅ＋１２〜１Ｅ
＋１３ｃｍ-2程度で燐イオンを斜め方向から注入する。
その後、図１（ａ）の５ａのパターンのように下部ゲー
ト電極３ａの一部分は覆わないようにフォト・エッチに
より活性層５ａを形成する（図３（ｂ））。
ゲート絶縁膜４となる酸化シリコン膜を２０〜５０ｎｍ
程度ＣＶＤ法により形成する。次に全面にＣＶＤ法によ
り５５０℃以下の温度で、アモルファスシリコン薄膜を
４０〜８０ｎｍ堆積し、６００℃以下の窒素雰囲気中で
の固相成長により結晶化させることにより後に活性層５
ａとなる第２のポリシリコン膜５を形成する。この層
は、薄膜トランジスタの本体（ｂｏｄｙ）を構成するも
のである。次に第２のポリシリコン膜５にチャネルドー
ピングとしてイオン注入にてドーズ量１Ｅ＋１２〜１Ｅ
＋１３ｃｍ-2程度で燐イオンを斜め方向から注入する。
その後、図１（ａ）の５ａのパターンのように下部ゲー
ト電極３ａの一部分は覆わないようにフォト・エッチに
より活性層５ａを形成する（図３（ｂ））。
【００１０】次に図２（ｃ）に示すように、その表面を
熱酸化すること或いはＣＶＤ法により上部ゲート絶縁膜
６となる酸化シリコン膜を２０〜５０ｎｍ程度形成後、
全面にドーズ量１Ｅ＋１３〜１Ｅ＋１４ｃｍ-2程度でホ
ウ素イオンを活性層５ａに垂直方向から注入してチャネ
ルとなる垂直部分以外を比較的低濃度領域とする。次
に、下部ゲート電極３ａのエッジが開口するようにレジ
ストパターンを形成し、希ＨＦ溶液等を用いて下部ゲー
ト電極３ａ上及び側壁の下部ゲート絶縁膜４を除去して
第１のコンタクト７を形成する。その後全面にＣＶＤ法
により上部ゲート電極８ａとなる第３のポリシリコン膜
８を１５０〜３００ｎｍ堆積後、全面にホウ素をドーズ
量１Ｅ＋１５〜５Ｅ＋１５ｃｍ-2程度でイオン注入する
ことで高濃度のドーピングを行った後、酸化シリコン膜
である上部ゲート絶縁膜６が露出するまでエッチバック
し、下部ゲート電極の周囲を取り囲むようにサイドウオ
ール状の上部ゲート電極８ａを形成する。この際、図３
（ｃ）に示すように下部ゲート電極３ａの側壁に設けた
第１のコンタクト部７において、下部ゲート電極３ａと
上部ゲート電極８ａとを接続することができセルフアラ
インでダブルゲート構造を実現することが可能になる。
次に全面にドーズ量１Ｅ＋１５〜１Ｅ＋１６ｃｍ-2程度
でホウ素を垂直方向からイオン注入することにより活性
層５ａ中に高濃度のソース・ドレイン領域５３，５４を
形成する。この際、サイドウオール状の上部電極８ａの
下部にあたる活性層５ａには注入されないためドレイン
側にのみセルフアラインでオフセット領域５２を形成す
ることが可能となる。オフセットの長さは、サイドウオ
ール幅即ち上部ゲート電極８ａとなる第３のポリシリコ
ン膜８厚にて概ね決定される。
熱酸化すること或いはＣＶＤ法により上部ゲート絶縁膜
６となる酸化シリコン膜を２０〜５０ｎｍ程度形成後、
全面にドーズ量１Ｅ＋１３〜１Ｅ＋１４ｃｍ-2程度でホ
ウ素イオンを活性層５ａに垂直方向から注入してチャネ
ルとなる垂直部分以外を比較的低濃度領域とする。次
に、下部ゲート電極３ａのエッジが開口するようにレジ
ストパターンを形成し、希ＨＦ溶液等を用いて下部ゲー
ト電極３ａ上及び側壁の下部ゲート絶縁膜４を除去して
第１のコンタクト７を形成する。その後全面にＣＶＤ法
により上部ゲート電極８ａとなる第３のポリシリコン膜
８を１５０〜３００ｎｍ堆積後、全面にホウ素をドーズ
量１Ｅ＋１５〜５Ｅ＋１５ｃｍ-2程度でイオン注入する
ことで高濃度のドーピングを行った後、酸化シリコン膜
である上部ゲート絶縁膜６が露出するまでエッチバック
し、下部ゲート電極の周囲を取り囲むようにサイドウオ
ール状の上部ゲート電極８ａを形成する。この際、図３
（ｃ）に示すように下部ゲート電極３ａの側壁に設けた
第１のコンタクト部７において、下部ゲート電極３ａと
上部ゲート電極８ａとを接続することができセルフアラ
インでダブルゲート構造を実現することが可能になる。
次に全面にドーズ量１Ｅ＋１５〜１Ｅ＋１６ｃｍ-2程度
でホウ素を垂直方向からイオン注入することにより活性
層５ａ中に高濃度のソース・ドレイン領域５３，５４を
形成する。この際、サイドウオール状の上部電極８ａの
下部にあたる活性層５ａには注入されないためドレイン
側にのみセルフアラインでオフセット領域５２を形成す
ることが可能となる。オフセットの長さは、サイドウオ
ール幅即ち上部ゲート電極８ａとなる第３のポリシリコ
ン膜８厚にて概ね決定される。
【００１１】次に図２（ｄ）に示すように全面にＣＶＤ
酸化膜９を積層し、第２のコンタクト１０を開口後、全
面にアルミニウム等の金属層１１を堆積した後、フォト
エッチにより配線が形成される。ゲート電極の取り出し
は、活性層５ａに覆われていない部分に第２のコンタク
トを形成しておく。以上のようにしてダブルゲート構造
の薄膜トランジスタが作成される。前記実施例では、薄
膜トランジスタの高濃度領域、低濃度領域を形成するｐ
型不純物としてホウ素を用いたがホウ素に限定されるも
のではない。またタイプが逆の燐や砒素等のｎ型不純物
を用いることも可能である。また前記活性層５ａに対す
るチャネルドーピングや下部及び上部電極に用いたポリ
シリコンへの高濃度ドーピングにｉｎ−ｓｉｔｕドーピ
ング技術を用いることで各々のイオン注入工程を削除で
きるために工程簡略の観点から有効である。
酸化膜９を積層し、第２のコンタクト１０を開口後、全
面にアルミニウム等の金属層１１を堆積した後、フォト
エッチにより配線が形成される。ゲート電極の取り出し
は、活性層５ａに覆われていない部分に第２のコンタク
トを形成しておく。以上のようにしてダブルゲート構造
の薄膜トランジスタが作成される。前記実施例では、薄
膜トランジスタの高濃度領域、低濃度領域を形成するｐ
型不純物としてホウ素を用いたがホウ素に限定されるも
のではない。またタイプが逆の燐や砒素等のｎ型不純物
を用いることも可能である。また前記活性層５ａに対す
るチャネルドーピングや下部及び上部電極に用いたポリ
シリコンへの高濃度ドーピングにｉｎ−ｓｉｔｕドーピ
ング技術を用いることで各々のイオン注入工程を削除で
きるために工程簡略の観点から有効である。
【００１２】別の実施例として図２（ｃ）において、低
濃度領域を形成するホウ素イオンの注入を高濃度で行
い、第３のポリシリコン膜８のエッチバック後の高濃度
のホウ素のイオン注入を省略すれば図１（ｃ）のように
低濃度領域が存在しない薄膜トランジスタが形成され
る。
濃度領域を形成するホウ素イオンの注入を高濃度で行
い、第３のポリシリコン膜８のエッチバック後の高濃度
のホウ素のイオン注入を省略すれば図１（ｃ）のように
低濃度領域が存在しない薄膜トランジスタが形成され
る。
【００１３】
【発明の効果】以上のように本発明によるダブルゲート
構造の薄膜トランジスタは以下の効果を奏す。薄膜トラ
ンジスタのチャネルを下部ゲート電極の側壁上に位置す
るように縦方向に配置してかつ下部電極を取り囲むよう
にトランジスタを形成してチャネル幅を広げることとサ
イドウオール状の上部電極を付加してダブルゲート構造
とすることにより、ドライブ電流（オン電流）を増大す
ることができる。また、チャネル領域は３方からでな
く、左右の２方だけの電極に囲まれているので電界集
中、ゲート絶縁膜の信頼性の点で有利である。
構造の薄膜トランジスタは以下の効果を奏す。薄膜トラ
ンジスタのチャネルを下部ゲート電極の側壁上に位置す
るように縦方向に配置してかつ下部電極を取り囲むよう
にトランジスタを形成してチャネル幅を広げることとサ
イドウオール状の上部電極を付加してダブルゲート構造
とすることにより、ドライブ電流（オン電流）を増大す
ることができる。また、チャネル領域は３方からでな
く、左右の２方だけの電極に囲まれているので電界集
中、ゲート絶縁膜の信頼性の点で有利である。
【００１４】上部ゲート電極の加工及びオフセット領域
の形成を自己整合的に実現することができるフォト・エ
ッチの加工精度の緩和が図れるばかりでなく、設計の自
由度が向上し微細化にも適した薄膜トランジスタを提供
することができる。上部ゲート電極は活性層の上に存在
しないので、その膜厚分の段差によるプロセスマージン
の低下はない。下部ゲート電極となる第１のポリシリコ
ン膜を加工時に下地の第１の絶縁膜を少なくとも第１の
ゲート膜と前記活性ポリシリコン薄膜を加えた膜厚程度
のオーバーエッチングすることによってゲート端におけ
るドレイン領域の電界を緩和することによってオフ電流
を低減する効果も得ることができる。
の形成を自己整合的に実現することができるフォト・エ
ッチの加工精度の緩和が図れるばかりでなく、設計の自
由度が向上し微細化にも適した薄膜トランジスタを提供
することができる。上部ゲート電極は活性層の上に存在
しないので、その膜厚分の段差によるプロセスマージン
の低下はない。下部ゲート電極となる第１のポリシリコ
ン膜を加工時に下地の第１の絶縁膜を少なくとも第１の
ゲート膜と前記活性ポリシリコン薄膜を加えた膜厚程度
のオーバーエッチングすることによってゲート端におけ
るドレイン領域の電界を緩和することによってオフ電流
を低減する効果も得ることができる。
【図１】図１（ａ）は、本発明による平面図、図１
（ｂ）及び図１（ｃ）は、Ａ−Ａ′断面図である。
（ｂ）及び図１（ｃ）は、Ａ−Ａ′断面図である。
【図２】図２（ａ）〜図２（ｄ）は、本発明の一実施例
を説明するための製造工程説明図で前記構成説明図にお
けるＡ−Ａ′の工程断面図である。
を説明するための製造工程説明図で前記構成説明図にお
けるＡ−Ａ′の工程断面図である。
【図３】図３（ａ）〜図３（ｄ）は、本発明の一実施例
を説明するための製造工程説明図で前記構成説明図にお
けるＢ−Ｂ′の工程断面図である。
を説明するための製造工程説明図で前記構成説明図にお
けるＢ−Ｂ′の工程断面図である。
【図４】従来技術の一例を示す説明図である。
【図５】従来技術の一例を示す説明図である。
【図６】従来技術の一例を示す説明図である。
【図７】従来技術の一例を示す説明図である。
１ シリコン基板 ２ 第１の絶縁膜 ３、３ａ 下部ゲート電極（第１のポリシリコン膜） ４ 下部ゲート絶縁膜（酸化シリコン膜） ５、５ａ 活性層（第２のポリシリコン膜） ６ 上部ゲート絶縁膜（酸化シリコン膜） ７ 第１のコンタクト ８、８ａ 上部ゲート電極（第３のポリシリコン膜） ９ 層間絶縁膜（ＣＶＤ酸化膜） １０ 第２のコンタクト ５１ チャネル領域 ５２ オフセット領域 低濃度領域 ５３、５４ ソ−ス・ドレイン領域
Claims (7)
- 【請求項１】 絶縁膜上に形成された下部ゲート電極
と、前記下部ゲート電極表面上及び前記絶縁膜上に形成
された下部ゲート絶縁膜と、前記下部ゲート絶縁膜の表
面上に形成された活性層と、前記下部ゲート電極の側壁
上に位置するように前記活性層の中に形成されたチャネ
ル領域と、前記活性層表面上に形成された上部ゲート絶
縁膜と、前記上部ゲート絶縁膜上で前記チャネル領域を
覆うように形成された上部ゲート電極と、前記チャネル
領域に隣接するように活性層中に形成された低濃度不純
物領域と、前記低濃度不純物領域に隣接するように前記
活性層中に形成された高濃度不純物領域とを具備するこ
とを特徴とする半導体装置。 - 【請求項２】 絶縁膜上に形成された下部ゲート電極
と、前記下部ゲート電極表面上及び前記絶縁膜上に形成
された下部ゲート絶縁膜と、前記下部ゲート絶縁膜の表
面上に形成された活性層と、前記下部ゲート電極の側壁
上に位置するように前記活性層中に形成されたチャネル
領域と、前記活性層表面上に形成された上部ゲート絶縁
膜と、前記上部ゲート絶縁膜上で前記チャネル領域上を
覆うように形成された上部ゲート電極と、前記チャネル
領域に隣接するように活性層中に形成された高濃度不純
物領域とを具備することを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、前記下部ゲート電極がその側壁を介して前記上部ゲ
ート電極と接続していることによりダブルゲート構造と
なっていることを特徴とする半導体装置。 - 【請求項４】 半導体基板上の全面に第１の絶縁膜及び
下部ゲート電極となる第１のポリシリコン膜を順次堆積
し、前記第１のポリシリコン膜をパターニング後に、前
記下部ゲート電極表面上及び前記第１の絶縁膜上に下部
ゲート絶縁膜を形成し、前記下部ゲート絶縁膜の表面上
に薄膜トランジスタの活性層となる第２のポリシリコン
膜を形成し、前記下部ゲート電極の側壁上に位置するよ
うにチャネル領域を形成し、前記活性層となる第２のポ
リシリコン膜中のチャネル領域に隣接するように低濃度
不純物領域を形成し、前記第２のポリシリコン膜表面を
覆うように上部ゲート絶縁膜を形成し、上部ゲート電極
となる第３のポリシリコン膜を堆積後、エッチバックを
行い、前記下部ゲート電極の側壁上に設けたチャネル領
域を覆うように上部ゲート電極を形成し、前記低濃度不
純物領域に隣接するように前記活性層となる第２のポリ
シリコン膜中に高濃度不純物領域を形成することを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、前記低濃度不純物領域形成時に、低濃度でなく
高濃度不純物領域を形成しておくことを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、第３のポリシリコン膜を堆積する前に、
上部ゲート絶縁膜の一部を開口し、下部ゲート電極であ
る第１のポリシリコン膜の一部を露出させて、第３のポ
リシリコン膜を堆積することを特徴とする半導体装置の
製造方法。 - 【請求項７】 請求項４乃至６のいずれかに記載の半導
体装置の製造方法において、前記下部ゲート電極となる
第１のポリシリコン膜を加工時に第１の絶縁膜を、少な
くとも前記下部ゲート絶縁膜の膜厚に前記活性層となる
第２のポリシリコン膜を加えた膜厚程度のオーバーエッ
チングを施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35388097A JP3474091B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35388097A JP3474091B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186557A true JPH11186557A (ja) | 1999-07-09 |
| JP3474091B2 JP3474091B2 (ja) | 2003-12-08 |
Family
ID=18433854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35388097A Expired - Fee Related JP3474091B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474091B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689650B2 (en) | 2001-09-27 | 2004-02-10 | International Business Machines Corporation | Fin field effect transistor with self-aligned gate |
| JP2009177080A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| CN109148598A (zh) * | 2018-08-20 | 2019-01-04 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制备方法 |
-
1997
- 1997-12-22 JP JP35388097A patent/JP3474091B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689650B2 (en) | 2001-09-27 | 2004-02-10 | International Business Machines Corporation | Fin field effect transistor with self-aligned gate |
| US7173303B2 (en) | 2001-09-27 | 2007-02-06 | International Business Machines Corporation | FIN field effect transistor with self-aligned gate |
| JP2009177080A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| CN109148598A (zh) * | 2018-08-20 | 2019-01-04 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474091B2 (ja) | 2003-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7615429B2 (en) | Methods of fabricating field effect transistors having multiple stacked channels | |
| JP2602132B2 (ja) | 薄膜電界効果素子およびその製造方法 | |
| US7316945B2 (en) | Method of fabricating a fin field effect transistor in a semiconductor device | |
| JPH09153612A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP2000101069A (ja) | 半導体素子及びその製造方法 | |
| JPH04322469A (ja) | 薄膜電界効果素子およびその製造方法 | |
| US7176071B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| KR0140719B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| KR20060059088A (ko) | 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터 | |
| JP2002270850A (ja) | 二重ゲート電界効果トランジスタ | |
| KR20040066674A (ko) | 이중 게이트 모스 트랜지스터 및 그 제조방법 | |
| US5903013A (en) | Thin film transistor and method of manufacturing the same | |
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| JP2000138375A (ja) | 半導体装置およびその製造方法 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3474091B2 (ja) | 半導体装置及びその製造方法 | |
| JP3471252B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04196328A (ja) | 電界効果型トランジスタ | |
| JPH113993A (ja) | 半導体装置及びその製造方法 | |
| KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
| JP2003249650A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3277434B2 (ja) | トランジスタの製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |