JPH04196328A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH04196328A JPH04196328A JP32267990A JP32267990A JPH04196328A JP H04196328 A JPH04196328 A JP H04196328A JP 32267990 A JP32267990 A JP 32267990A JP 32267990 A JP32267990 A JP 32267990A JP H04196328 A JPH04196328 A JP H04196328A
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- insulating film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
二の発明は電界効果型トランジスタに関する。
［従来の技術］
電界効果型トランジスタには、通常のＭＯ３構造の素子
と比較して、耐圧の向上等を図って高信頼性化した素子
として、ＬＤＤ（いｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）
構造と呼ばれているものがある。従来のこのような電界
効果型トランジスタは、例えば第３図および第４図に示
すように製造されている。
と比較して、耐圧の向上等を図って高信頼性化した素子
として、ＬＤＤ（いｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）
構造と呼ばれているものがある。従来のこのような電界
効果型トランジスタは、例えば第３図および第４図に示
すように製造されている。
すなわち、まず第３図に示すよつに、セラミックなどか
らなる基板１上にポリシリコン層（半導体層）２をパタ
ーン形成し、このポリシリコン層２をゲート絶縁膜３で
覆い、ポリシリコン層２の中央部に対応する部分のゲー
ト絶縁膜３上にフォトレジスト４をパターン形成し、二
の状態で高濃度イオン注入によりフォトレジスト４の両
側におけるポリシリコン層２に不純物濃度の高いｎプラ
スまたはｎプラスのソース・ドレイン領域２ａを形成す
る。この後、フォトレジスト４を除去する。
らなる基板１上にポリシリコン層（半導体層）２をパタ
ーン形成し、このポリシリコン層２をゲート絶縁膜３で
覆い、ポリシリコン層２の中央部に対応する部分のゲー
ト絶縁膜３上にフォトレジスト４をパターン形成し、二
の状態で高濃度イオン注入によりフォトレジスト４の両
側におけるポリシリコン層２に不純物濃度の高いｎプラ
スまたはｎプラスのソース・ドレイン領域２ａを形成す
る。この後、フォトレジスト４を除去する。
次に、第４図に示すように、ポリシリコン層２のチャン
ネル領域２ｂに対応する部分のゲート絶縁膜３上にゲー
ト電極５をパターン形成し、二の状態で低濃度イオン注
入によりチャンネル領域２ｂの両側で不純物濃度の高い
ソース・ドレイン領域２ａの内側におけるポリシリコン
層２に不純物濃度の低いｎマイナスまたはｎマイナスの
ソース・ドレイン領域２Ｃを形成する。この不純物濃度
の低いソース・ドレイン領域２Ｃは高電界を緩和するた
めの領域であり、これにより通常のＭＯ３構造の素子に
比較して、耐圧の向上等を図って高信頼性化した素子が
得られることになる。
ネル領域２ｂに対応する部分のゲート絶縁膜３上にゲー
ト電極５をパターン形成し、二の状態で低濃度イオン注
入によりチャンネル領域２ｂの両側で不純物濃度の高い
ソース・ドレイン領域２ａの内側におけるポリシリコン
層２に不純物濃度の低いｎマイナスまたはｎマイナスの
ソース・ドレイン領域２Ｃを形成する。この不純物濃度
の低いソース・ドレイン領域２Ｃは高電界を緩和するた
めの領域であり、これにより通常のＭＯ３構造の素子に
比較して、耐圧の向上等を図って高信頼性化した素子が
得られることになる。
この後、図示していないが、活性化を行ってイオンを拡
散し、次いで層間絶縁膜を形成し、次いでコンタクトホ
ールを形成し、次いでソース・ドレイン電極を形成し、
かくしてＬＤＤ）＃ｌ造の電界効果型トランジスタが製
造される。
散し、次いで層間絶縁膜を形成し、次いでコンタクトホ
ールを形成し、次いでソース・ドレイン電極を形成し、
かくしてＬＤＤ）＃ｌ造の電界効果型トランジスタが製
造される。
［発明が解決しようとする課題］
しかじなかＣつ、従来のこのような電界効果型トランジ
スタでは、不純物濃度の高いソース・トレイン領域２ａ
を形成するための高濃度イオン注入工程と不純物濃度の
低いソース・ドレイン領域２Ｃを形成するための低濃度
イオン注入工程の２回のイオン注入工程を行うことにな
るので、製造工程が複雑でコスト高になるという開運が
あった。
スタでは、不純物濃度の高いソース・トレイン領域２ａ
を形成するための高濃度イオン注入工程と不純物濃度の
低いソース・ドレイン領域２Ｃを形成するための低濃度
イオン注入工程の２回のイオン注入工程を行うことにな
るので、製造工程が複雑でコスト高になるという開運が
あった。
この発明は上述の如き事情に鑑みてなされたも・ので、
その目的とするところは、製造工程が簡星てコストダウ
ンを図ることのできる電界効果型ｌ・ランシスタを提供
することにある。
その目的とするところは、製造工程が簡星てコストダウ
ンを図ることのできる電界効果型ｌ・ランシスタを提供
することにある。
［課題を解決するための手段］
この発明は上記課題を解決するために、半導体層上にゲ
ート絶縁膜を形成し、半導体層の中央部に対応する部分
のゲート絶縁膜上に補助ケート絶縁膜を形成し、半導体
層のチャンネル領域に対応する部分の補助ゲート絶縁膜
上に該補助ゲート絶縁膜よりも小さめのゲート絶縁膜を
形成し、］回のイオン注入により半導体層のチャンネル
領域の両側に不純物濃度の低いソース・ドレイン領域を
形成すると共にこれらのソース・トレイン領域の外側に
不純物濃度の高いソース・ドレイン領域を形成したもの
である。
ート絶縁膜を形成し、半導体層の中央部に対応する部分
のゲート絶縁膜上に補助ケート絶縁膜を形成し、半導体
層のチャンネル領域に対応する部分の補助ゲート絶縁膜
上に該補助ゲート絶縁膜よりも小さめのゲート絶縁膜を
形成し、］回のイオン注入により半導体層のチャンネル
領域の両側に不純物濃度の低いソース・ドレイン領域を
形成すると共にこれらのソース・トレイン領域の外側に
不純物濃度の高いソース・ドレイン領域を形成したもの
である。
［作用］
この発明によれば、半導体層のゲート絶縁膜のみに対応
する領域とゲート絶縁膜および補助ゲート絶縁膜が重な
った部分に対応する領域とは、イオンを遮断する膜厚が
異なるから、ドーズ量や加速電圧等のイオン注入条件を
適宜に選定することにより、１回のイオン注入によって
、補助ゲート絶縁膜およびゲート絶縁膜を介して半導体
層にドープされる不純物濃度をゲート絶縁膜のみを介し
て半導体層にドープされる不純物濃度よりも低くするこ
とができる。従って、１回のイオン注入により、半導体
層のチャンネル領域の両側に不純物濃度の低いｎマイナ
スまたはｎマイナスのソース・ドレイン領域を形成する
と共に、これらのソース・ドレイン領域の外側に不純物
濃度の高いｎプラスまたはｎプラスのソース・ドレイン
領域を形成することができ、製造工程が簡単でコストダ
ウンを図ることができる。
する領域とゲート絶縁膜および補助ゲート絶縁膜が重な
った部分に対応する領域とは、イオンを遮断する膜厚が
異なるから、ドーズ量や加速電圧等のイオン注入条件を
適宜に選定することにより、１回のイオン注入によって
、補助ゲート絶縁膜およびゲート絶縁膜を介して半導体
層にドープされる不純物濃度をゲート絶縁膜のみを介し
て半導体層にドープされる不純物濃度よりも低くするこ
とができる。従って、１回のイオン注入により、半導体
層のチャンネル領域の両側に不純物濃度の低いｎマイナ
スまたはｎマイナスのソース・ドレイン領域を形成する
と共に、これらのソース・ドレイン領域の外側に不純物
濃度の高いｎプラスまたはｎプラスのソース・ドレイン
領域を形成することができ、製造工程が簡単でコストダ
ウンを図ることができる。
［実施例］
以下、実施例につきこの発明の詳細な説明する。
第１図および第２図はそれぞれ二の発明の一実施例にお
ける電界効果型トランジスタの各製造工程を示したもの
である。そこで、これらの図を順に参照しながら、電界
効果型トランジスタの構造についてその製造方法と併せ
説明する。
ける電界効果型トランジスタの各製造工程を示したもの
である。そこで、これらの図を順に参照しながら、電界
効果型トランジスタの構造についてその製造方法と併せ
説明する。
まず、第１図に示すように、セラミック、ガラス、石英
などからなる基板１１上にポリシリコン層（半導体層）
〕２をパターン形成し、このポリシリコン層１２を酸化
シリコンからなるゲート絶縁膜１３で覆い、ポリシリコ
ン層〕２の中央部に対応する部分のゲート絶縁膜１３上
に窒化シリコンからなる補助ゲート絶縁膜】４を設け、
この補助ゲート絶縁膜１４上の中央部に該補助ゲート絶
縁Ｍ１４よりも小さめのアルミニウム等からなるゲート
電極１５を設ける。
などからなる基板１１上にポリシリコン層（半導体層）
〕２をパターン形成し、このポリシリコン層１２を酸化
シリコンからなるゲート絶縁膜１３で覆い、ポリシリコ
ン層〕２の中央部に対応する部分のゲート絶縁膜１３上
に窒化シリコンからなる補助ゲート絶縁膜】４を設け、
この補助ゲート絶縁膜１４上の中央部に該補助ゲート絶
縁Ｍ１４よりも小さめのアルミニウム等からなるゲート
電極１５を設ける。
そして、この状態で、ゲート絶縁膜］３と補助ゲート絶
縁膜１４の各膜厚を考慮して、ドーズ量や加速電圧等の
イオン注入条件を適宜に選定し、１回のイオン注入を行
う。ポリシリコン層１２は、第１図に図示される如く、
中央部がゲート電極１５、補助ゲート絶縁膜１４および
ゲート絶縁膜１３が積層された部分に対応し、中央部面
外側に補助ゲート絶縁膜１４およびゲート絶縁膜１３に
対応する領域が存在し、さらにその両外側にゲート絶縁
膜１３のみに対応する領域が存在する。従って、これら
各膜厚の差に基づくイオンの遮断効率の差により、ポリ
シリコン層１２の中央部では、すべてのイオンが遮断さ
れ、中央部の両外側の領域では、イオンの一部が遮断さ
れ、さらにその両外側の領域では、イオンは殆んど遮断
されずにポリシリコン層１２にドープされる。このため
、１回のイオン注入により、ポリシリコン層１２のチャ
ンネル領域１２ａの両側に不純物濃度の低いｎマイナス
またはｐマイナスのソース・ドレイン領域１２ｂが形成
されると共に、これらのソース・ドレイン領域＋２ｂの
外側に不純物濃度の高いｎプラスまたはｐプラスのソー
ス・ドレイン領域１２ｃが形成される。
縁膜１４の各膜厚を考慮して、ドーズ量や加速電圧等の
イオン注入条件を適宜に選定し、１回のイオン注入を行
う。ポリシリコン層１２は、第１図に図示される如く、
中央部がゲート電極１５、補助ゲート絶縁膜１４および
ゲート絶縁膜１３が積層された部分に対応し、中央部面
外側に補助ゲート絶縁膜１４およびゲート絶縁膜１３に
対応する領域が存在し、さらにその両外側にゲート絶縁
膜１３のみに対応する領域が存在する。従って、これら
各膜厚の差に基づくイオンの遮断効率の差により、ポリ
シリコン層１２の中央部では、すべてのイオンが遮断さ
れ、中央部の両外側の領域では、イオンの一部が遮断さ
れ、さらにその両外側の領域では、イオンは殆んど遮断
されずにポリシリコン層１２にドープされる。このため
、１回のイオン注入により、ポリシリコン層１２のチャ
ンネル領域１２ａの両側に不純物濃度の低いｎマイナス
またはｐマイナスのソース・ドレイン領域１２ｂが形成
されると共に、これらのソース・ドレイン領域＋２ｂの
外側に不純物濃度の高いｎプラスまたはｐプラスのソー
ス・ドレイン領域１２ｃが形成される。
次に、活性化を行ってイオンを拡散した後、第２図に示
すように、全表面に窒化シリコンからなる層間絶縁膜１
６を形成し、この層間絶縁膜１６をエツチングして各不
純物濃度の高いソース・ドレイン領域１２ｃと対応する
部分にコンタクトホール】７をそれぞれ形成し、各コン
タクトホール１７を通して各不純物濃度の高いソース・
ドレイン領域１２ｃに接続されるソース・ドレイン電極
１８を形成する。かくして、ＬＤＤ構造の電界効果型ト
ランジスタが製造される。
すように、全表面に窒化シリコンからなる層間絶縁膜１
６を形成し、この層間絶縁膜１６をエツチングして各不
純物濃度の高いソース・ドレイン領域１２ｃと対応する
部分にコンタクトホール】７をそれぞれ形成し、各コン
タクトホール１７を通して各不純物濃度の高いソース・
ドレイン領域１２ｃに接続されるソース・ドレイン電極
１８を形成する。かくして、ＬＤＤ構造の電界効果型ト
ランジスタが製造される。
このように、この電界効果型トランジスタでは、ポリシ
リコン層１２の中央部に対応する部分のゲート絶縁膜１
３上に補助ゲート絶縁膜１４を形成し、この補助ゲート
絶縁膜１４上にこれより小さめのゲート電極１５を形成
したので、１回のイオン注入によって、補助ゲート絶縁
膜１４およびゲート絶縁膜１３を介してポリシリコン層
１２にドープされる不純物濃度をゲート絶縁膜１３のみ
を介してポリシリコレ層１２にドープされる不純物濃度
よりも低くすることができる。従って、１回のイオン注
入により、ポリシリコン層１２のチャンネル領域＋２ａ
の両側に不純物濃度の低いソース・ドレイン領域１２ｂ
を形成することができると共に、これらのソース・ドレ
イン領域１２ｂの外側に不純物濃度の高いソース・ドレ
イン領域１２Ｃを形成することができ、製造工程が簡単
でコストダウンを図ることができる。なお、基板１１上
にポリシリコン層１２ではなく、単結晶シリコン層を形
成した場合も同様である。
リコン層１２の中央部に対応する部分のゲート絶縁膜１
３上に補助ゲート絶縁膜１４を形成し、この補助ゲート
絶縁膜１４上にこれより小さめのゲート電極１５を形成
したので、１回のイオン注入によって、補助ゲート絶縁
膜１４およびゲート絶縁膜１３を介してポリシリコン層
１２にドープされる不純物濃度をゲート絶縁膜１３のみ
を介してポリシリコレ層１２にドープされる不純物濃度
よりも低くすることができる。従って、１回のイオン注
入により、ポリシリコン層１２のチャンネル領域＋２ａ
の両側に不純物濃度の低いソース・ドレイン領域１２ｂ
を形成することができると共に、これらのソース・ドレ
イン領域１２ｂの外側に不純物濃度の高いソース・ドレ
イン領域１２Ｃを形成することができ、製造工程が簡単
でコストダウンを図ることができる。なお、基板１１上
にポリシリコン層１２ではなく、単結晶シリコン層を形
成した場合も同様である。
［発明の効果コ
以上説明したように、この発明によれば、半導体層のゲ
ート絶縁膜のみに対応する領域とゲート絶縁膜および補
助ゲート絶縁膜が重なった部分に対応する領域とは、イ
オンを遮断する膜厚が異なるから、ドーズ量や加速電圧
等のイオン注入条件を適宜に選定することにより、１回
のイオン注入によって、補助ゲート絶縁膜およびゲート
絶縁膜を介して半導体層にドープされる不純物濃度をゲ
ート絶縁膜のみを介して半導体層にドープされる不純物
濃度よりも低くすることができ、従って１回のイオン注
入により、半導体層のチャンネル領域の両側に不純物濃
度の低いソース・ドレイン領域を形成することができる
と共に、これらのソース・ドレイン領域の外側に不純物
濃度の高いソース・ドレイン領域を形成することができ
、製造工程が簡単でコストダウンを図ることができる。
ート絶縁膜のみに対応する領域とゲート絶縁膜および補
助ゲート絶縁膜が重なった部分に対応する領域とは、イ
オンを遮断する膜厚が異なるから、ドーズ量や加速電圧
等のイオン注入条件を適宜に選定することにより、１回
のイオン注入によって、補助ゲート絶縁膜およびゲート
絶縁膜を介して半導体層にドープされる不純物濃度をゲ
ート絶縁膜のみを介して半導体層にドープされる不純物
濃度よりも低くすることができ、従って１回のイオン注
入により、半導体層のチャンネル領域の両側に不純物濃
度の低いソース・ドレイン領域を形成することができる
と共に、これらのソース・ドレイン領域の外側に不純物
濃度の高いソース・ドレイン領域を形成することができ
、製造工程が簡単でコストダウンを図ることができる。
第１図および第２図はそれぞれこの発明の一実施例にお
ける電界効果型トランジスタの各製造工程を示す断面図
、第３図および第４図はそれぞれ従来の電界効果型トラ
ンジスタの各製造工程を示す断面図である。 １１・・・・基板、］２・・ポリシリコン層、１２ａ・
・・・・・チャンネル領域、１２ｂ・・・・・・不純物
濃度の低いソース・ドレイン領域、１２ｃ・・・・・・
不純物濃度の高いソース・ドレイン領域、１３・−ゲー
ト絶縁膜、１４・・・・補助ゲート絶縁膜、１５ ・ゲ
ート電極。 特許出願人 カシオ計算機株式会社１２ａ＋１７ク
ノし←・ 第１図 第２図
ける電界効果型トランジスタの各製造工程を示す断面図
、第３図および第４図はそれぞれ従来の電界効果型トラ
ンジスタの各製造工程を示す断面図である。 １１・・・・基板、］２・・ポリシリコン層、１２ａ・
・・・・・チャンネル領域、１２ｂ・・・・・・不純物
濃度の低いソース・ドレイン領域、１２ｃ・・・・・・
不純物濃度の高いソース・ドレイン領域、１３・−ゲー
ト絶縁膜、１４・・・・補助ゲート絶縁膜、１５ ・ゲ
ート電極。 特許出願人 カシオ計算機株式会社１２ａ＋１７ク
ノし←・ 第１図 第２図
Claims (1)
- 半導体層上にゲート絶縁膜が形成され、前記半導体層
の中央部に対応する部分の前記ゲート絶縁膜上に補助ゲ
ート絶縁膜が形成され、前記半導体層のチャンネル領域
に対応する部分の前記補助ゲート絶縁膜上に該補助ゲー
ト絶縁膜よりも小さめのゲート電極が形成され、１回の
イオン注入により前記半導体層のチャンネル領域の両側
に不純物濃度の低いソース・ドレイン領域が形成される
と共にこれらのソース・ドレイン領域の外側に不純物濃
度の高いソース・ドレイン領域が形成されてなることを
特徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32267990A JPH04196328A (ja) | 1990-11-28 | 1990-11-28 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32267990A JPH04196328A (ja) | 1990-11-28 | 1990-11-28 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196328A true JPH04196328A (ja) | 1992-07-16 |
Family
ID=18146406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32267990A Pending JPH04196328A (ja) | 1990-11-28 | 1990-11-28 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196328A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135462A (ja) * | 1996-10-28 | 1998-05-22 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2003519917A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 半導体トランジスタ |
| JP2007013145A (ja) * | 2005-06-30 | 2007-01-18 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| US7170138B2 (en) | 1993-10-01 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7414288B2 (en) | 1996-06-04 | 2008-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having display device |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
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