JPS6116573A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS6116573A JPS6116573A JP13832784A JP13832784A JPS6116573A JP S6116573 A JPS6116573 A JP S6116573A JP 13832784 A JP13832784 A JP 13832784A JP 13832784 A JP13832784 A JP 13832784A JP S6116573 A JPS6116573 A JP S6116573A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、小形化をはかシ信頼性を高めることができ
るＭＩＳ（導体−絶縁被膜−半導体）型電界効果半導体
装置（以後ＭＩＳ−ＦＩＣＴと記す）の製造方法に関す
るものである。
るＭＩＳ（導体−絶縁被膜−半導体）型電界効果半導体
装置（以後ＭＩＳ−ＦＩＣＴと記す）の製造方法に関す
るものである。
従来例の構成とその問題点
ＭＩＳ−ＦＥＴの小形化をはかるためソース・ドレイン
領域を自己整合法で形成し、かつ、ソース・ドレイン電
極をアルミニウム（ＡＡ）にかえて多結晶シリコン膜で
形成した構造が提案されている。この構造の１つとして
特許出願公告昭５０−１９８６号公報に記載された構造
がある。第２図はこの構造を示す図である。この構造の
ＭｒＳ・ＦＥＴは、一導電形のシリコン基板１の上にフ
ィー）ｖド酸化シリコン膜２を形成し、さらに、このフ
ィールド酸化シリコン膜２を選択的に除いてＭＩＳ−Ｆ
ＩＴを形成するべきシリコン基板領域を露出させ、全面
にゲート酸化シリコン膜３と窒化シリコン膜４，４１を
順次形成し、ソース・ドレイン電極用のコンタクト窓を
開けてから全面にシリコン基板１とは逆導電形の不純物
を含んだ多結晶シリコン膜５，５１を形成し、選択的に
多結晶シリコン膜５１．窒化シリコン膜４１およびゲー
ト酸化シリコン膜３を除去し、拡散用の開口を設けるこ
とによシ、ゲート電極５１の直下にこれと同一形状のゲ
ート絶縁膜３と４１を形成し、こののち、この拡散用の
開口を通してシリコン基板とは逆導電形の不純物を熱拡
散法あるいはイオン注入法によシリコン基板中に拡散す
ることによシソース本体領域６およびドレイン本体領域
７を形成し、この時、多結晶シリコン膜で形成されたソ
ース電極５１およびドレイン電極６３となる多結晶シリ
コン膜中に含ませた不純物をシリコン基板１内に拡散さ
せソースコンタクト領域６１とドレインコンタクト領域
７１を形成する過程を経て形成される。
領域を自己整合法で形成し、かつ、ソース・ドレイン電
極をアルミニウム（ＡＡ）にかえて多結晶シリコン膜で
形成した構造が提案されている。この構造の１つとして
特許出願公告昭５０−１９８６号公報に記載された構造
がある。第２図はこの構造を示す図である。この構造の
ＭｒＳ・ＦＥＴは、一導電形のシリコン基板１の上にフ
ィー）ｖド酸化シリコン膜２を形成し、さらに、このフ
ィールド酸化シリコン膜２を選択的に除いてＭＩＳ−Ｆ
ＩＴを形成するべきシリコン基板領域を露出させ、全面
にゲート酸化シリコン膜３と窒化シリコン膜４，４１を
順次形成し、ソース・ドレイン電極用のコンタクト窓を
開けてから全面にシリコン基板１とは逆導電形の不純物
を含んだ多結晶シリコン膜５，５１を形成し、選択的に
多結晶シリコン膜５１．窒化シリコン膜４１およびゲー
ト酸化シリコン膜３を除去し、拡散用の開口を設けるこ
とによシ、ゲート電極５１の直下にこれと同一形状のゲ
ート絶縁膜３と４１を形成し、こののち、この拡散用の
開口を通してシリコン基板とは逆導電形の不純物を熱拡
散法あるいはイオン注入法によシリコン基板中に拡散す
ることによシソース本体領域６およびドレイン本体領域
７を形成し、この時、多結晶シリコン膜で形成されたソ
ース電極５１およびドレイン電極６３となる多結晶シリ
コン膜中に含ませた不純物をシリコン基板１内に拡散さ
せソースコンタクト領域６１とドレインコンタクト領域
７１を形成する過程を経て形成される。
上記のＭＩＳ−ＦＩＣＴの構造では、ソース・ドレイン
領域が自己整合で形成されるものの、ソース・ドレイン
領域がソース・ドレイン本体の領域６と７およびコンタ
クト領域６１と７１のそれぞれ２つの領域で構成される
ため、これらの面積は大きくなる。
領域が自己整合で形成されるものの、ソース・ドレイン
領域がソース・ドレイン本体の領域６と７およびコンタ
クト領域６１と７１のそれぞれ２つの領域で構成される
ため、これらの面積は大きくなる。
また、とのＭＩＳ−ＦＥＴの製造方法では、３回のマス
ク合わせ工程が必要となるが、マスク合わせごとにマス
ク合わせずれを考慮した余裕をみこむためマスク合わせ
工程が増加するにしたがって、マスクパクーン寸法に付
与する余裕が大きくなシ素子が大きくなる。
ク合わせ工程が必要となるが、マスク合わせごとにマス
ク合わせずれを考慮した余裕をみこむためマスク合わせ
工程が増加するにしたがって、マスクパクーン寸法に付
与する余裕が大きくなシ素子が大きくなる。
さらに、ソース・ドレインの本体領域６と７の表面がシ
リコンが露出する構造となるため、最終的には保護膜を
付けるもののそれだけでは必ずしも十分ではなく、高い
信頼性をうろことは決して容易ではない。
リコンが露出する構造となるため、最終的には保護膜を
付けるもののそれだけでは必ずしも十分ではなく、高い
信頼性をうろことは決して容易ではない。
発明の目的
本発明は上記問題点を解決出来るＭＩＳ型半導体装置の
製造方法を提供せんとするものである。
製造方法を提供せんとするものである。
発明の構成
本発明は一導電形の半導体層の一表面上に逆導電形の不
純物をドープした多結晶半導体層を形成し、さらに、こ
の上に酸化シリコン膜を形成する。
純物をドープした多結晶半導体層を形成し、さらに、こ
の上に酸化シリコン膜を形成する。
その後、酸化シリコン膜と多結晶半導体層を選択的に除
去してゲート形成用の開口を形成し、開口内に露出する
半導体層部分にゲート酸化膜を形成すると同時に、前記
多結晶半導体層をゲート形成用の開口から選択的に酸化
物に変換し、前記多結晶半導体層の不純物を半導体層中
に拡散してソース領域とドレイン領域を形成し、最後に
、ゲート酸化膜の上にゲート電極を形成するものである
。
去してゲート形成用の開口を形成し、開口内に露出する
半導体層部分にゲート酸化膜を形成すると同時に、前記
多結晶半導体層をゲート形成用の開口から選択的に酸化
物に変換し、前記多結晶半導体層の不純物を半導体層中
に拡散してソース領域とドレイン領域を形成し、最後に
、ゲート酸化膜の上にゲート電極を形成するものである
。
本発明によれば、多結晶半導体層で形成されたソース・
ドレイン電極の直下にソース・ドレイン本体領域とコン
タクト領域が同一形状で存在し、かつ、ソース・ドレイ
ン電極をほぼゲート酸化膜の厚さにまでゲート電極に接
近させることができる。
ドレイン電極の直下にソース・ドレイン本体領域とコン
タクト領域が同一形状で存在し、かつ、ソース・ドレイ
ン電極をほぼゲート酸化膜の厚さにまでゲート電極に接
近させることができる。
壕だ、２回のマスク合わせてゲート絶縁膜およびソース
・ドレイン領域が自己整合で形成できる。
・ドレイン領域が自己整合で形成できる。
さらに、ソース・ドレイン領域の表面には、シリコンが
露出することなく、多結晶半導体層と酸化シリコン膜で
覆われる。
露出することなく、多結晶半導体層と酸化シリコン膜で
覆われる。
実施例の説明
本発明のＭＩＳ−ＦＥＴの製造方法の一実施例を第１図
ａ −ｇの断面図を参照にして説明する。
ａ −ｇの断面図を参照にして説明する。
まず、シリコン基板１（Ｎチャンネルの場合ｐ形、Ｐチ
ャンネルの場合ｎ形）を準備し、この表面に熱酸化法に
より酸化シリコン膜２を形成し、周知の写真食刻法によ
ｐＭＩｓ−ＦＥＴが形成される領域の酸化シリコン膜２
を除去する（第１図ａ）。
ャンネルの場合ｎ形）を準備し、この表面に熱酸化法に
より酸化シリコン膜２を形成し、周知の写真食刻法によ
ｐＭＩｓ−ＦＥＴが形成される領域の酸化シリコン膜２
を除去する（第１図ａ）。
次に、表面上にシリコン基板とは逆導電形の不純物を含
んだ多結晶シリコン膜６を電極リードになるように選択
的に形成する（第１図ｂ）。
んだ多結晶シリコン膜６を電極リードになるように選択
的に形成する（第１図ｂ）。
次に、全面にｃｖｎ法によシ酸化シリコン膜８を０．３
〜１μｍの厚さに形成する（第１図Ｃ）。
〜１μｍの厚さに形成する（第１図Ｃ）。
この後、ゲートが形成される部分の酸化シリコン膜８お
よびその直下の多結晶シリコン膜５をプラズマ・ドライ
エツチング法により順次除去して開口９を設け、シリコ
ン基板１の一部を露出させる。なお、この時にシリコン
基板表面の不純物除去のため露出したシリコン基板１に
軽いエッチングをほどこしておいてもよい（第１図ｄ）
。
よびその直下の多結晶シリコン膜５をプラズマ・ドライ
エツチング法により順次除去して開口９を設け、シリコ
ン基板１の一部を露出させる。なお、この時にシリコン
基板表面の不純物除去のため露出したシリコン基板１に
軽いエッチングをほどこしておいてもよい（第１図ｄ）
。
この後、酸化性雰囲気中で加熱処理し開口９の内部に露
出するシリコン基板部分にゲート酸化膜となる酸化シリ
コン膜３を３００〜２０００人の厚さに形成し、まだ開
口９に面する多結晶シリコン膜５を選択的にゲート酸化
膜よシも少し厚い酸化シリコン膜１０に変換し、ソース
・ドレイン電極とゲート電極とをほぼゲート酸化膜の厚
さに分離させる。この時、表面の酸化シリコン膜８も少
し厚くなる。なお、この後ゲート絶縁膜の安定化および
保護膜として全面に窒化シリコン膜（図示せず）を形成
してもよい。
出するシリコン基板部分にゲート酸化膜となる酸化シリ
コン膜３を３００〜２０００人の厚さに形成し、まだ開
口９に面する多結晶シリコン膜５を選択的にゲート酸化
膜よシも少し厚い酸化シリコン膜１０に変換し、ソース
・ドレイン電極とゲート電極とをほぼゲート酸化膜の厚
さに分離させる。この時、表面の酸化シリコン膜８も少
し厚くなる。なお、この後ゲート絶縁膜の安定化および
保護膜として全面に窒化シリコン膜（図示せず）を形成
してもよい。
次に、窒素雰囲気中で加熱処理を施し多結晶シリコン膜
５に含ませた不純物をシリコン基板１の中に拡散させ、
ソース領域６とドレイン領域７を形成する。々お、ゲー
ト酸化膜３を形成する過程で同時に多結晶シリコン膜５
に含ませた不純物をシリコン基板１の中に拡散させるこ
ともできる（第１図ｅ）。
５に含ませた不純物をシリコン基板１の中に拡散させ、
ソース領域６とドレイン領域７を形成する。々お、ゲー
ト酸化膜３を形成する過程で同時に多結晶シリコン膜５
に含ませた不純物をシリコン基板１の中に拡散させるこ
ともできる（第１図ｅ）。
次に、ソース・ドレインの電極リードとなる多結晶シリ
コン膜５と配線層とのコンタクトを取るために酸化シリ
コン膜８を選択的に除去し、コンタクト窓１１と１２を
形成する（第１図ｆ）。
コン膜５と配線層とのコンタクトを取るために酸化シリ
コン膜８を選択的に除去し、コンタクト窓１１と１２を
形成する（第１図ｆ）。
次に、シリコンゲート構造とする場合には、リン（Ｐ）
をドープした多結晶シリコン膜を全面に形成する。また
、アルミゲート構造とする場合にｆｄ Ｉｐ 結晶シ！
Ｉコン膜のかわシにアルミニラムラ全面に形成する。
をドープした多結晶シリコン膜を全面に形成する。また
、アルミゲート構造とする場合にｆｄ Ｉｐ 結晶シ！
Ｉコン膜のかわシにアルミニラムラ全面に形成する。
最後に、この多結晶シリコン膜（あるいはアルミニウム
）を選択的に除去し、ゲナト電極１４、ソース電極リー
ド１５およびドレイン電極リード１６を形成することに
よりＭＩＳ−ＦＥＴが形成される（第１図ｇ）。
）を選択的に除去し、ゲナト電極１４、ソース電極リー
ド１５およびドレイン電極リード１６を形成することに
よりＭＩＳ−ＦＥＴが形成される（第１図ｇ）。
なお、コンタクト窓１１と１２の形成を多結晶シリコン
ゲート電極１４を形成した後におこないその後にアルミ
ニウム配線とコンタクトヲ取ってもよい。
ゲート電極１４を形成した後におこないその後にアルミ
ニウム配線とコンタクトヲ取ってもよい。
また、本発明は選択酸化法（ＬＯＧＯ５）を採用した分
離構造のものに使用できることは言うまでもない。
離構造のものに使用できることは言うまでもない。
発明の詳細
な説明したように、本発明のＭＩＳ−ＦＥＴの製造方法
によれば、ソース・ドレイン領域を本体領域とコンタク
ト領域の２領域で形成する必要もなく、コンタクト領域
と本体領域は単一の領域となる。また、ソース・ドレイ
ン電極をゲート電極にほぼゲート酸化膜の厚さに壕で接
近できるのでＭＩＳ−ＦＥＴを小形に形成することがで
きる。
によれば、ソース・ドレイン領域を本体領域とコンタク
ト領域の２領域で形成する必要もなく、コンタクト領域
と本体領域は単一の領域となる。また、ソース・ドレイ
ン電極をゲート電極にほぼゲート酸化膜の厚さに壕で接
近できるのでＭＩＳ−ＦＥＴを小形に形成することがで
きる。
また、ゲート絶縁膜とソース・ドレイン領域の形成が自
己整合法の下でなされ、かつ、マスク合わせ回数も２回
となるため従来のものよりマスク合わせずれを考慮して
付与するマスクパターン寸法の余裕を少なくでき、この
分だけＭＩＳ−ＦＥＴを小形にすることができる。
己整合法の下でなされ、かつ、マスク合わせ回数も２回
となるため従来のものよりマスク合わせずれを考慮して
付与するマスクパターン寸法の余裕を少なくでき、この
分だけＭＩＳ−ＦＥＴを小形にすることができる。
さらに、ソース・ドレイン領域の表面はシリコンが露出
されることがなく多結晶シリコン膜と酸化シリコン膜で
覆われるため、界面が安定となり信頼性が向上する。
されることがなく多結晶シリコン膜と酸化シリコン膜で
覆われるため、界面が安定となり信頼性が向上する。
第１図ａ −ｇは本発明のＭＩＳ−ＦＩＴ（Ｄ工程断面
図、第２図は従来のＭＩＳ−ＦＥＴの断面構造図である
。 １・・・・・・シリコンＭ板、２＋８１１０・・川・酸
化シリコン膜、３・・・・・・ゲート酸化膜、４，４１
・・・・・・窒化シリコン膜、６・・・・・・多結晶シ
リコン膜、５１・・・・・ゲート電極、５２・・・・・
・ソース電極、５３・・・・・・ドレイン電極、６・川
・・ソース本体領域、６１・・甲・ソースコンタクト領
域、７・・・・・・ドレイン本体領域、７１・・・・・
・ドレインコンタクト領域、９・川・・開口、１１・・
山ソースコンタクト窓、１２・・・・・・ドレインコン
タクト窓、１４・・・・・・ゲート電極、１５・川・・
ソース電極リード、１６・・・山ドレインｔｉリード。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図
図、第２図は従来のＭＩＳ−ＦＥＴの断面構造図である
。 １・・・・・・シリコンＭ板、２＋８１１０・・川・酸
化シリコン膜、３・・・・・・ゲート酸化膜、４，４１
・・・・・・窒化シリコン膜、６・・・・・・多結晶シ
リコン膜、５１・・・・・ゲート電極、５２・・・・・
・ソース電極、５３・・・・・・ドレイン電極、６・川
・・ソース本体領域、６１・・甲・ソースコンタクト領
域、７・・・・・・ドレイン本体領域、７１・・・・・
・ドレインコンタクト領域、９・川・・開口、１１・・
山ソースコンタクト窓、１２・・・・・・ドレインコン
タクト窓、１４・・・・・・ゲート電極、１５・川・・
ソース電極リード、１６・・・山ドレインｔｉリード。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図
Claims (2)
- （１）一導電形の半導体層の一表面上に逆導電形の不純
物をドープした多結晶半導体層を形成し、さらに前記多
結晶半導体層上に、酸化シリコン膜を形成する工程、同
酸化シリコン膜と同多結晶半導体層を選択的に除去し、
ゲート形成用の開口を形成する工程、前記開口内に露出
する前記半導体層部分にゲート酸化膜を形成すると同時
に、前記多結晶半導体層を前記ゲート形成用の開口から
選択的に酸化物に変換する工程、前記多結晶半導体層の
不純物を前記半導体層中に拡散し、ソース領域とドレイ
ン領域を形成する工程を有することを特徴とするＭＩＳ
型半導体装置の製造方法。 - （２）酸化シリコン膜あるいはゲート酸化膜の表面に窒
化シリコン膜を形成することを特徴とする特許請求の範
囲第１項に記載のＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832784A JPS6116573A (ja) | 1984-07-03 | 1984-07-03 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832784A JPS6116573A (ja) | 1984-07-03 | 1984-07-03 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116573A true JPS6116573A (ja) | 1986-01-24 |
Family
ID=15219307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13832784A Pending JPS6116573A (ja) | 1984-07-03 | 1984-07-03 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116573A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368325A (ja) * | 1986-09-11 | 1988-03-28 | Komatsu Ltd | クランクシヤフトのフイレツト部の加工方法 |
| US5045901A (en) * | 1988-10-03 | 1991-09-03 | Mitsubishi Denki Kabushiki Kaisha | Double diffusion metal-oxide-semiconductor device having shallow source and drain diffused regions |
| US5079617A (en) * | 1988-09-20 | 1992-01-07 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof |
| US5134452A (en) * | 1990-04-03 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | MIS type FET semiconductor device with gate insulating layer having a high dielectric breakdown strength |
| US5175118A (en) * | 1988-09-20 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof |
| US5916401A (en) * | 1994-04-05 | 1999-06-29 | The University Of Queensland | Coating of substrates |
-
1984
- 1984-07-03 JP JP13832784A patent/JPS6116573A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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