JPS62190879A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS62190879A JPS62190879A JP3467586A JP3467586A JPS62190879A JP S62190879 A JPS62190879 A JP S62190879A JP 3467586 A JP3467586 A JP 3467586A JP 3467586 A JP3467586 A JP 3467586A JP S62190879 A JPS62190879 A JP S62190879A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、小形化をはかり信頼性を高めたＭＩｓ（導
体−絶縁被膜一半導体）型半導体装置の製造方法に関す
るものである。
体−絶縁被膜一半導体）型半導体装置の製造方法に関す
るものである。
従来の技術
ＭＩＳ型半導体装置のソース領域およびドレイン領域を
自己整合で形成し、かつ、ソース電極およびドレイン電
極とゲート電極との離間距離をゲート酸化膜の厚さとほ
ぼ等しい距離とすることができるように小形化をはかっ
た製造方法の１つとして特開昭ｆ３０−１８１７７号公
報に記載された製造方法がある。
自己整合で形成し、かつ、ソース電極およびドレイン電
極とゲート電極との離間距離をゲート酸化膜の厚さとほ
ぼ等しい距離とすることができるように小形化をはかっ
た製造方法の１つとして特開昭ｆ３０−１８１７７号公
報に記載された製造方法がある。
第２図は、この製造方法で形成されたＭＩＳ型半導体装
置の断面構造を示す図であり、−導電形のシリコン基板
１の上を酸化シリコン膜２で選択的に被覆してＭＩＳ型
半導体装置を形成するべきシリコン基板部分を露出させ
る工程、表面上にシリコン基板とは逆導電形の不純物を
含んだ多結晶シリコン膜３を電極リードになるように選
択的に形成したのち、全面にＣＶＤ法により窒化シリコ
ン膜４および酸化シリコン膜５を形成する工程、ゲート
が形成される部分の酸化シリコン膜６と窒化シリコン膜
４および多結晶シリコン膜３をプラズマ・ドライエツチ
ング法により順次除去して開口を形成する工程、酸化性
雰囲気中で開口内の底面を酸化シリコン膜に変換してゲ
ート絶縁膜６を形成するとともに、開口内の側面を窒化
シリコン膜４をマスクとして酸化シリコン膜７に変換す
る工程、多結晶シリコン膜３中に含まれた不純物をシリ
コン基板１中に拡散させソース領域８とドレイン領域９
を形成する工程、ゲート絶縁膜６および多結晶シリコン
膜３の上に電極１０を形成する工程を経ることによって
形成される。
置の断面構造を示す図であり、−導電形のシリコン基板
１の上を酸化シリコン膜２で選択的に被覆してＭＩＳ型
半導体装置を形成するべきシリコン基板部分を露出させ
る工程、表面上にシリコン基板とは逆導電形の不純物を
含んだ多結晶シリコン膜３を電極リードになるように選
択的に形成したのち、全面にＣＶＤ法により窒化シリコ
ン膜４および酸化シリコン膜５を形成する工程、ゲート
が形成される部分の酸化シリコン膜６と窒化シリコン膜
４および多結晶シリコン膜３をプラズマ・ドライエツチ
ング法により順次除去して開口を形成する工程、酸化性
雰囲気中で開口内の底面を酸化シリコン膜に変換してゲ
ート絶縁膜６を形成するとともに、開口内の側面を窒化
シリコン膜４をマスクとして酸化シリコン膜７に変換す
る工程、多結晶シリコン膜３中に含まれた不純物をシリ
コン基板１中に拡散させソース領域８とドレイン領域９
を形成する工程、ゲート絶縁膜６および多結晶シリコン
膜３の上に電極１０を形成する工程を経ることによって
形成される。
発明が解決しようとする問題点
このような従来のＭＩＳ型半導体装置の製造方法によれ
ば、ソース電極およびドレイン電極とゲート電極との離
間距離をゲート酸化膜の厚さとほぼ等しい距離とするこ
とができ、ＭＩＳ型半導体装置を小形化することができ
るものの、ゲート絶縁膜が製造工程の途中で形成される
ためゲート絶縁膜とシリコン基板との界面が汚染されや
すく、しきい値電圧に変化がもたらされ、ＭＩＳ型半導
体装置の特性が劣化する不都合が生じる。
ば、ソース電極およびドレイン電極とゲート電極との離
間距離をゲート酸化膜の厚さとほぼ等しい距離とするこ
とができ、ＭＩＳ型半導体装置を小形化することができ
るものの、ゲート絶縁膜が製造工程の途中で形成される
ためゲート絶縁膜とシリコン基板との界面が汚染されや
すく、しきい値電圧に変化がもたらされ、ＭＩＳ型半導
体装置の特性が劣化する不都合が生じる。
問題点を解決するだめの手段
本発明のＭＩＳ型半導体装置の製造方法は、−導電形の
半導体層の表面に、ゲート絶縁膜となる第１の酸化膜な
らびに酸素不透過膜と、この上に形成された第２の酸化
膜との積層体を形成する工程、同積層体を選択的に除去
してソース領域およびドレイン領域形成用の開口を形成
する工程、表面全域に前記半導体層とは逆導電形の不純
物を含んだ多結晶半導体層を形成したのち、表面にレジ
スト膜を塗布して表面を平坦化する工程、前記レジスト
膜と前記多結晶半導体層とを同じエツチングレートでプ
ラズマ・エツチングし、前記開口内に多結晶半導体層を
残す工程、ゲート絶縁膜上に位置する前記第２の酸化膜
を選択的に除去してゲート絶縁膜を露呈させる工程、熱
処理を施して前記多結晶半導体層内の不純物を半導体層
中に拡散させ、ソース領域およびドレイン領域を形成す
るとともに前記多結晶半導体層の露出面を第３の酸化膜
に変換する熱処理工程、前記ゲート絶縁膜および多結晶
半導体層上に電極を形成する工程とを備えたものである
。
半導体層の表面に、ゲート絶縁膜となる第１の酸化膜な
らびに酸素不透過膜と、この上に形成された第２の酸化
膜との積層体を形成する工程、同積層体を選択的に除去
してソース領域およびドレイン領域形成用の開口を形成
する工程、表面全域に前記半導体層とは逆導電形の不純
物を含んだ多結晶半導体層を形成したのち、表面にレジ
スト膜を塗布して表面を平坦化する工程、前記レジスト
膜と前記多結晶半導体層とを同じエツチングレートでプ
ラズマ・エツチングし、前記開口内に多結晶半導体層を
残す工程、ゲート絶縁膜上に位置する前記第２の酸化膜
を選択的に除去してゲート絶縁膜を露呈させる工程、熱
処理を施して前記多結晶半導体層内の不純物を半導体層
中に拡散させ、ソース領域およびドレイン領域を形成す
るとともに前記多結晶半導体層の露出面を第３の酸化膜
に変換する熱処理工程、前記ゲート絶縁膜および多結晶
半導体層上に電極を形成する工程とを備えたものである
。
作 用
このＭＩＳ型半導体装置の製造方法によれば、ソース電
極およびドレイン電極とゲート電極との離間距離をゲー
ト絶縁膜の厚さとほぼ等しい距離とすることができると
ともに、ゲート絶縁膜を製造工程の初期の段階で形成す
ることができる。
極およびドレイン電極とゲート電極との離間距離をゲー
ト絶縁膜の厚さとほぼ等しい距離とすることができると
ともに、ゲート絶縁膜を製造工程の初期の段階で形成す
ることができる。
実施例
本発明のＭＩＳ型半導体装置の製造方法の実施例を第１
図に示した酸化膜分離構造の製造工程図を参照して説明
する。
図に示した酸化膜分離構造の製造工程図を参照して説明
する。
まず、所定部分にチャンネルストッパ領域形成用の不純
物がドープされたシリコン基板１１を準備し、このシリ
コン基板１１に選択酸化処理を施し素子分離用の酸化シ
リコン膜１２を形成する。
物がドープされたシリコン基板１１を準備し、このシリ
コン基板１１に選択酸化処理を施し素子分離用の酸化シ
リコン膜１２を形成する。
この工程で酸化シリコン膜１２の下にはチャンネルスト
ッパ領域が形成される。次に表面にゲート絶縁膜となる
酸化シリコン膜１４と窒化シリコン膜１６との積層膜を
形成したのち、窒化シリコン膜１６の上にＣＶＤ法によ
り酸化シリコン膜１６を形成し、三層の積層体を形成す
る。こののち、三層の積層体を選択的に除去してソース
形成領域およびドレイン形成領域と各領域につながる電
極リード形成部分に開口１７を形成する〔第１図ａ〕。
ッパ領域が形成される。次に表面にゲート絶縁膜となる
酸化シリコン膜１４と窒化シリコン膜１６との積層膜を
形成したのち、窒化シリコン膜１６の上にＣＶＤ法によ
り酸化シリコン膜１６を形成し、三層の積層体を形成す
る。こののち、三層の積層体を選択的に除去してソース
形成領域およびドレイン形成領域と各領域につながる電
極リード形成部分に開口１７を形成する〔第１図ａ〕。
次に、表面に多結晶シリコン膜１８を形成したのち、こ
の中にシリコン基板１１とは逆導電形の不純物イオンを
注入する〔第１図ｂ〕。
の中にシリコン基板１１とは逆導電形の不純物イオンを
注入する〔第１図ｂ〕。
さらに、表面にレジスト膜１９を塗布して表面を平坦化
する〔第１図Ｃ〕。
する〔第１図Ｃ〕。
次に、レジスト膜１９と多結晶シリコン膜１８とを同じ
エツチングレートでプラズマ・エツチングし、開口１７
内だけに多結晶シリコン膜１８を残す〔第１図ｄ〕。
エツチングレートでプラズマ・エツチングし、開口１７
内だけに多結晶シリコン膜１８を残す〔第１図ｄ〕。
こののち、ゲート絶縁膜上に位置する酸化シリコン膜１
６のみを選択的に除去してゲート絶縁膜２ｏを露呈させ
る〔第１図ｅ〕。
６のみを選択的に除去してゲート絶縁膜２ｏを露呈させ
る〔第１図ｅ〕。
次いで、熱処理を施して多結晶シリコン膜１８の不純物
をシリコン基板１１内に拡散させてソース領域２１とド
レイン領域２２を形成する。このとき、拡散処理工程の
全時間あるいは一部の時間を、酸化性雰囲気とすること
によって多結晶シリコン膜１８の露出した表面を酸化シ
リコン膜２３に変換する。この酸化シリコン膜２３の膜
厚は、酸化性雰囲気中で拡散がなされる時間および拡散
温度で制御することができ、はぼゲート絶縁膜と同等の
厚さにまで薄くすることができる〔第１図ｆ〕。
をシリコン基板１１内に拡散させてソース領域２１とド
レイン領域２２を形成する。このとき、拡散処理工程の
全時間あるいは一部の時間を、酸化性雰囲気とすること
によって多結晶シリコン膜１８の露出した表面を酸化シ
リコン膜２３に変換する。この酸化シリコン膜２３の膜
厚は、酸化性雰囲気中で拡散がなされる時間および拡散
温度で制御することができ、はぼゲート絶縁膜と同等の
厚さにまで薄くすることができる〔第１図ｆ〕。
なお、ゲート絶縁膜の膜厚は表面が窒化シリコン膜で覆
われているため変化しない。また、多結晶シリコン膜１
８の表面の酸化は拡散工程とは別の熱処理工程の追加に
よっても可能である。
われているため変化しない。また、多結晶シリコン膜１
８の表面の酸化は拡散工程とは別の熱処理工程の追加に
よっても可能である。
次に、酸化シリコン膜２３を選択的に除去し、コンタク
ト窓を形成する。こののち、アルミニウムを選択的に形
成し、コンタクト窓にソース配線層２４およびドレイン
配線層２６を、ゲート絶縁膜２０の上にゲート電極２６
を形成することによりＭＩＳ型半導体装置が形成される
〔第１図ｑ〕。
ト窓を形成する。こののち、アルミニウムを選択的に形
成し、コンタクト窓にソース配線層２４およびドレイン
配線層２６を、ゲート絶縁膜２０の上にゲート電極２６
を形成することによりＭＩＳ型半導体装置が形成される
〔第１図ｑ〕。
なお、シリコンゲートにする場合には、アルミニウムの
代わりにリン（Ｐ）をドープした多結晶シリコン膜をゲ
ート絶縁膜の方に形成すればよい。
代わりにリン（Ｐ）をドープした多結晶シリコン膜をゲ
ート絶縁膜の方に形成すればよい。
発明の効果
本発明のＭＩＳ型半導体装置の製造方法によれば、ソー
ス電極およびドレイン電極とゲート電極との離間距離を
ゲート絶縁膜の厚さとほぼ等しい距離とすることができ
るのでＭＩＳ型半導体装置を小形に形成することができ
る。
ス電極およびドレイン電極とゲート電極との離間距離を
ゲート絶縁膜の厚さとほぼ等しい距離とすることができ
るのでＭＩＳ型半導体装置を小形に形成することができ
る。
また、ゲート絶縁膜を工程の初期の段階で形成すること
ができるため、シリコン基板とゲート絶縁膜との界面が
汚染されることがなく、しきい値電圧は安定した値とな
りＭＩＳ型半導体装置の特性が向上する。
ができるため、シリコン基板とゲート絶縁膜との界面が
汚染されることがなく、しきい値電圧は安定した値とな
りＭＩＳ型半導体装置の特性が向上する。
第１図は本発明のＭＩＳ型半導体装置の製造方法の一実
施例を示した製造工程断面図、第２図は従来のソース電
極およびドレイン電極とゲート電極との離間距離をゲー
ト酸化膜の厚さとほぼ同等の距離にまで接近させたＭＩ
Ｓ型半導体装置の断面構造図である。 １１・・・・・・シリコン基板、１２１１４１２３・・
・・・・酸化シリコン膜、１３・・・・・・チャンネル
ストッパ領域、１６・・・・・・窒化シリコン膜、１６
・・・・・・ＣＶＤ法による酸化シリコン膜、１７・・
・・・・開口、１８・・・・・・多結晶シリコン膜、１
９・・・・・・レジスト膜、２０・・・・・・ゲート絶
縁膜、２１・・・・・・ソース領域、２２・・・・・・
ドレイン領域、２４・・・・・・ソース配線層、２６・
・・・・・ドレイン配線層、２６・・・・・・ゲート電
極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図
施例を示した製造工程断面図、第２図は従来のソース電
極およびドレイン電極とゲート電極との離間距離をゲー
ト酸化膜の厚さとほぼ同等の距離にまで接近させたＭＩ
Ｓ型半導体装置の断面構造図である。 １１・・・・・・シリコン基板、１２１１４１２３・・
・・・・酸化シリコン膜、１３・・・・・・チャンネル
ストッパ領域、１６・・・・・・窒化シリコン膜、１６
・・・・・・ＣＶＤ法による酸化シリコン膜、１７・・
・・・・開口、１８・・・・・・多結晶シリコン膜、１
９・・・・・・レジスト膜、２０・・・・・・ゲート絶
縁膜、２１・・・・・・ソース領域、２２・・・・・・
ドレイン領域、２４・・・・・・ソース配線層、２６・
・・・・・ドレイン配線層、２６・・・・・・ゲート電
極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図
Claims (1)
- 一導電形の半導体層の表面に、ゲート絶縁膜となる第１
の酸化膜ならびに酸素不透過膜と、この上に形成された
第２の酸化膜との積層体を形成する工程、同積層体を選
択的に除去してソース領域およびドレイン領域形成用の
開口を形成する工程、表面全域に前記半導体層とは逆導
電形の不純物を含んだ多結晶半導体層を形成したのち表
面にレジスト膜を塗布して表面を平坦化する工程、前記
レジスト膜と前記多結晶半導体層とを同じエッチングレ
ートでプラズマエッチングし、前記開口内に多結晶半導
体層を残す工程、ゲート絶縁膜上に位置する前記第２の
酸化膜を選択的に除去してゲート絶縁膜を露呈させる工
程、熱処理を施して前記多結晶半導体層内の不純物を前
記半導体層中に拡散させ、ソース領域およびドレイン領
域を形成するとともに前記多結晶半導体層の露出面を第
３の酸化膜に変換する熱処理工程、前記ゲート絶縁膜お
よび前記多結晶半導体層上に電極を形成する工程を具備
することを特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3467586A JPS62190879A (ja) | 1986-02-18 | 1986-02-18 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3467586A JPS62190879A (ja) | 1986-02-18 | 1986-02-18 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190879A true JPS62190879A (ja) | 1987-08-21 |
Family
ID=12421000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3467586A Pending JPS62190879A (ja) | 1986-02-18 | 1986-02-18 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011032933A (ja) * | 2009-07-31 | 2011-02-17 | Fujitsu General Ltd | ロータリ圧縮機 |
-
1986
- 1986-02-18 JP JP3467586A patent/JPS62190879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011032933A (ja) * | 2009-07-31 | 2011-02-17 | Fujitsu General Ltd | ロータリ圧縮機 |
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