JPS61166154A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPS61166154A JPS61166154A JP60006967A JP696785A JPS61166154A JP S61166154 A JPS61166154 A JP S61166154A JP 60006967 A JP60006967 A JP 60006967A JP 696785 A JP696785 A JP 696785A JP S61166154 A JPS61166154 A JP S61166154A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- region
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
を形成する方法に関する。
従来の技術
低電圧動作トランジスタと高電圧動作トランジスタとを
具備する従来のＭＩＳ型半導体装置では、その大部分が
高電圧動作トランジスタのドレインにのみ高電圧がかか
ることから、ドレインの構造にのみ工夫を凝らしている
。その例としてＤＳＡ、構造や高濃度のドレイン領域部
分の周囲に低濃度のドレイン領域部分を設けたＬ Ｄ
Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造
がある。
具備する従来のＭＩＳ型半導体装置では、その大部分が
高電圧動作トランジスタのドレインにのみ高電圧がかか
ることから、ドレインの構造にのみ工夫を凝らしている
。その例としてＤＳＡ、構造や高濃度のドレイン領域部
分の周囲に低濃度のドレイン領域部分を設けたＬ Ｄ
Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造
がある。
第３図はＬＤＤ構造の高電圧動作トランジスタと低電圧
動作トランジスタを具備する従来のＭＩＳ型半導体装置
の一例の断面図である。
動作トランジスタを具備する従来のＭＩＳ型半導体装置
の一例の断面図である。
図示するように、高電圧動作トランジスタＴＲ１と低電
圧動作トランジスタＴＲ２の形成領域は、シリコン基板
１の中で分離用酸化膜２によって分離され、高電圧動作
トランジスタＴＲ１はソース領域３、高濃度ドレイン領
域部分４とこれの周囲に形成した低濃度ドレイン領域部
分５、ゲート酸化膜６およびゲート電極７で構成されて
いる。一方、低電圧動作トランジスタはソース領域８、
ドレイン領域９、ゲート酸化膜１０およびゲート電極１
１で構成されている。
圧動作トランジスタＴＲ２の形成領域は、シリコン基板
１の中で分離用酸化膜２によって分離され、高電圧動作
トランジスタＴＲ１はソース領域３、高濃度ドレイン領
域部分４とこれの周囲に形成した低濃度ドレイン領域部
分５、ゲート酸化膜６およびゲート電極７で構成されて
いる。一方、低電圧動作トランジスタはソース領域８、
ドレイン領域９、ゲート酸化膜１０およびゲート電極１
１で構成されている。
発明が解決しようとする問題点
このよう々構造のＭＯ８型半導体装置では、高電圧動作
トランジスタＴＲ１のドレインがＬＤＤ構造となっては
いるが、ゲート部分の構造には高耐圧化のだめの配慮が
払われていない。このため、このＭＯ３型半導体装置は
、ドレインにのみ高い電圧が印加されるような入出力回
路に使用した場合に高耐圧化を実現するものの、半導体
基板の内部において高耐圧化をはかる面からは不十分で
あったＯ 丑だ、ゲートの耐圧を向上さぜるため、高電圧動作トラ
ンジスタのゲート酸化膜のみ厚くする方法もあるが、こ
の対策を構した場合、動作速度が遅くなるだけでなく、
チャネル領域上のゲート酸化膜を２回に分けて成長させ
る必要があるため膜質のばらつきが多く、安定した特性
を得ることが困難であった。
トランジスタＴＲ１のドレインがＬＤＤ構造となっては
いるが、ゲート部分の構造には高耐圧化のだめの配慮が
払われていない。このため、このＭＯ３型半導体装置は
、ドレインにのみ高い電圧が印加されるような入出力回
路に使用した場合に高耐圧化を実現するものの、半導体
基板の内部において高耐圧化をはかる面からは不十分で
あったＯ 丑だ、ゲートの耐圧を向上さぜるため、高電圧動作トラ
ンジスタのゲート酸化膜のみ厚くする方法もあるが、こ
の対策を構した場合、動作速度が遅くなるだけでなく、
チャネル領域上のゲート酸化膜を２回に分けて成長させ
る必要があるため膜質のばらつきが多く、安定した特性
を得ることが困難であった。
問題点を解決するだめの手段
本発明のＭＩＳ型半導体装置の製造方法は、上記の不都
合を排除する目的でなされたもので、−導電形のシリコ
ン基板上に素子分離領域を形成したのち、同素子分離領
域で画定されたシリコン基板領域の中に窒化シリコン膜
をマスクとして反対導電形の不純物を拡散させ、低ｎ度
のドレインならびにソース領域を形成する工程と、前記
シリコン基板に熱処理を施し、前記窒化シリコン膜で覆
われることのないシリコン基板表面に第１の酸化シリコ
ン膜を形成する工程と、前記窒化シリコン膜をすべて除
去だのち、シリコン基板の表面全域に第２の酸化シリコ
ン膜を形成する工程と、同工５ベーノ 程を経て形成した酸化シリコン膜上に多結晶シリコン膜
を成長させ、さらに、これを選択的にエツチングしてゲ
ート電極を形成する工程と、少くとも１つのトランジス
タ素子部分に形成された前記低濃度のドレインならびに
ソース領域内へこれらと同−導電形の不純物を拡散させ
、高濃度の領域を形成する工程とを具備するものである
。
合を排除する目的でなされたもので、−導電形のシリコ
ン基板上に素子分離領域を形成したのち、同素子分離領
域で画定されたシリコン基板領域の中に窒化シリコン膜
をマスクとして反対導電形の不純物を拡散させ、低ｎ度
のドレインならびにソース領域を形成する工程と、前記
シリコン基板に熱処理を施し、前記窒化シリコン膜で覆
われることのないシリコン基板表面に第１の酸化シリコ
ン膜を形成する工程と、前記窒化シリコン膜をすべて除
去だのち、シリコン基板の表面全域に第２の酸化シリコ
ン膜を形成する工程と、同工５ベーノ 程を経て形成した酸化シリコン膜上に多結晶シリコン膜
を成長させ、さらに、これを選択的にエツチングしてゲ
ート電極を形成する工程と、少くとも１つのトランジス
タ素子部分に形成された前記低濃度のドレインならびに
ソース領域内へこれらと同−導電形の不純物を拡散させ
、高濃度の領域を形成する工程とを具備するものである
。
作 用
本発明の製造方法によって形成された高電圧動作トラン
ジスタは、ソース、ドレイン領域が周辺部分に低濃度拡
散層を有する構造となること、およびゲート酸化膜がゲ
ートの周辺部分で厚くなることによって、ドレイン、ソ
ースおよびゲートのいずれもが高耐圧を有するところと
なる。また、低濃度拡散層がゲート酸化膜の厚い部分の
下部に寸で存在するため、実効チャネル長が短くなるこ
と、およびチャネル部分のゲート酸化膜厚が小さいだめ
、チャネルコンダクタンスが従来よりも大きく々る。
ジスタは、ソース、ドレイン領域が周辺部分に低濃度拡
散層を有する構造となること、およびゲート酸化膜がゲ
ートの周辺部分で厚くなることによって、ドレイン、ソ
ースおよびゲートのいずれもが高耐圧を有するところと
なる。また、低濃度拡散層がゲート酸化膜の厚い部分の
下部に寸で存在するため、実効チャネル長が短くなるこ
と、およびチャネル部分のゲート酸化膜厚が小さいだめ
、チャネルコンダクタンスが従来よりも大きく々る。
実施例
６ペーノ
以下に本発明のＭＩＳ型半導体装置の製造方法について
図面を参照して説明する。
図面を参照して説明する。
第１図は、本発明の製造方法で形成したＭＩＳ型半導体
装置の断面構造を示す断面図であり、低電圧動作トラン
ジスタＴＲ２の構造は従来の構造と同じであるが、高電
圧動作トランジスタの構造が従来のものとは相違してい
る。
装置の断面構造を示す断面図であり、低電圧動作トラン
ジスタＴＲ２の構造は従来の構造と同じであるが、高電
圧動作トランジスタの構造が従来のものとは相違してい
る。
すなわち、高電圧動作トランジスタのソース領域とドレ
イン領域が一導電形のシリコン基板１の中に作り込まれ
た逆導電形の低濃度領域１２．１３の中にさらに高濃度
領域１４と１５を選択的に作り込んだ構造とされ、また
、ゲート酸化膜が第１のゲート酸化膜１６と第２のゲー
ト酸化膜１７を積層するとともに、中央部のゲート酸化
膜厚よりも周縁部のゲート酸化膜厚が大きく選定された
構造となっている。
イン領域が一導電形のシリコン基板１の中に作り込まれ
た逆導電形の低濃度領域１２．１３の中にさらに高濃度
領域１４と１５を選択的に作り込んだ構造とされ、また
、ゲート酸化膜が第１のゲート酸化膜１６と第２のゲー
ト酸化膜１７を積層するとともに、中央部のゲート酸化
膜厚よりも周縁部のゲート酸化膜厚が大きく選定された
構造となっている。
このような構造のＭＩＳ型半導体装置は、第２図ａ −
ｄで示す過程を経て製作される。
ｄで示す過程を経て製作される。
まず、第２図ａで示すようにＰ形のシリコン基板１の表
面を選択的に酸化して分離用酸化ノ摸２を７、＜、−、
。
面を選択的に酸化して分離用酸化ノ摸２を７、＜、−、
。
形成したのち、低圧化学気相成長法（Ｌ Ｐ ＣＶＤ法
）により窒化シリコン膜１８を形成し、さらに、高電圧
動作トランジスタのドレインならびにソース領域を形成
すべき部分上の糖化シリコンＩＩＩのみを除去する。そ
して、露出させたシリコン基板部分に、リンイオンを加
速電圧１００ ＫｅＶ、ドーズ量１×１０ ｃｍ の
条件でイオン注入したのち、活性化とアニールのための
熱処理を施すことによって、低ｍＷのソース領域１２と
ドレイン領域１３を形成する。
）により窒化シリコン膜１８を形成し、さらに、高電圧
動作トランジスタのドレインならびにソース領域を形成
すべき部分上の糖化シリコンＩＩＩのみを除去する。そ
して、露出させたシリコン基板部分に、リンイオンを加
速電圧１００ ＫｅＶ、ドーズ量１×１０ ｃｍ の
条件でイオン注入したのち、活性化とアニールのための
熱処理を施すことによって、低ｍＷのソース領域１２と
ドレイン領域１３を形成する。
次いで、熱酸化処理を施すことによって、ソース領域１
２とドレイン領域１３の表面上へ二酸化ンリコン膜１７
を約２０００人の厚さと々るように成長させる。〔第２
図ｂ〕。
２とドレイン領域１３の表面上へ二酸化ンリコン膜１７
を約２０００人の厚さと々るように成長させる。〔第２
図ｂ〕。
次に、窒化シリコン膜１８をすべて除去し、再び熱酸化
処理を施して第２の二酸化シリコン膜１６を成長さぜる
。この第２の二酸化シリコン膜１６は、低電圧動作トラ
ンジスタ側および高電圧動作トランジスタ側のゲート形
成部分の中央部で８００人の厚さとなるように成長させ
る。この結果、高電圧動作トランジスタの側にはソース
領域１２とドレイン領域１３の表面上で２層、これらの
間では１層となる関係で二酸化シリコン膜が形成され、
一方、低電圧動作トランジスタ側には１層の二酸化シリ
コン膜が形成される。こののち、ゲート電極用の多結晶
シリコン膜をＬＰＣＶＤ法によって約４０００人の厚さ
に成長させ、さらに、この上にフォートレジスト層１９
を設け、これのパーンニングとこのフォートレジスト層
１９をマスクとしたエツチングによレゲート電極７と１
０を形成する〔第２図Ｃ〕。なお、図示するように、高
電圧トランジスタ側のゲート電極７は第１の二酸化シリ
コン膜１７の上部にも位置する関係で形成されているが
、第２の二酸化シリコン膜１６のみが存在する部分より
も２〜６ｐｍ広い領域に位置している。
処理を施して第２の二酸化シリコン膜１６を成長さぜる
。この第２の二酸化シリコン膜１６は、低電圧動作トラ
ンジスタ側および高電圧動作トランジスタ側のゲート形
成部分の中央部で８００人の厚さとなるように成長させ
る。この結果、高電圧動作トランジスタの側にはソース
領域１２とドレイン領域１３の表面上で２層、これらの
間では１層となる関係で二酸化シリコン膜が形成され、
一方、低電圧動作トランジスタ側には１層の二酸化シリ
コン膜が形成される。こののち、ゲート電極用の多結晶
シリコン膜をＬＰＣＶＤ法によって約４０００人の厚さ
に成長させ、さらに、この上にフォートレジスト層１９
を設け、これのパーンニングとこのフォートレジスト層
１９をマスクとしたエツチングによレゲート電極７と１
０を形成する〔第２図Ｃ〕。なお、図示するように、高
電圧トランジスタ側のゲート電極７は第１の二酸化シリ
コン膜１７の上部にも位置する関係で形成されているが
、第２の二酸化シリコン膜１６のみが存在する部分より
も２〜６ｐｍ広い領域に位置している。
そして、再度フォレジストパターン２０を形成し、これ
をマスクにして高電圧動作トランジスタ側のソース領域
１２ならびにドレイン領域１３の一部と低電圧動作トラ
ンジスタ側のドレインなら９１＼ノ゛ びにソース領域形成部分に砒素イオンあるいはリンイオ
ンをイオン注入し、さらに熱処理を施すことにより高濃
度のソース領域８．１４とドレイン領域９．１５が形成
される〔第２図ｄ〕。
をマスクにして高電圧動作トランジスタ側のソース領域
１２ならびにドレイン領域１３の一部と低電圧動作トラ
ンジスタ側のドレインなら９１＼ノ゛ びにソース領域形成部分に砒素イオンあるいはリンイオ
ンをイオン注入し、さらに熱処理を施すことにより高濃
度のソース領域８．１４とドレイン領域９．１５が形成
される〔第２図ｄ〕。
なお、これらの領域を形成するだめのイオン注入工程で
使用するフォトマスク２ｏのパターンエツジに際しては
、図示するように高電圧動作トランジスタ側でパターン
エツジが分離用酸化膜２の端部よりも２〜４μｍ程度内
側に位置するように配慮する。このことにより、高θ度
のソース領域１４とドレイン領域１５が絶縁分離用酸化
膜２から離間し、絶縁分離用酸化膜ｆｉｌｌの耐圧も向
上する。
使用するフォトマスク２ｏのパターンエツジに際しては
、図示するように高電圧動作トランジスタ側でパターン
エツジが分離用酸化膜２の端部よりも２〜４μｍ程度内
側に位置するように配慮する。このことにより、高θ度
のソース領域１４とドレイン領域１５が絶縁分離用酸化
膜２から離間し、絶縁分離用酸化膜ｆｉｌｌの耐圧も向
上する。
ＭＩＳ型半導体装置を完成させるためには、さらに層間
絶縁膜あるいは相互配線層の形成等に加えて組立処理を
経る必要があるが、これらは、周知の方法によればよい
。
絶縁膜あるいは相互配線層の形成等に加えて組立処理を
経る必要があるが、これらは、周知の方法によればよい
。
上記の方法によって製造されたＭＯ８型半導体装置内の
高電圧動作トランジスタは、６０■以上の耐圧を有し、
かつ、伝達特性も高かった。
高電圧動作トランジスタは、６０■以上の耐圧を有し、
かつ、伝達特性も高かった。
また、低電圧動作トランジスタと高電圧動作ト１０べ−
７ ランジスタのスレッショルド電圧は同じ値とすることが
可能であり、回路構成」二部合がよい。
７ ランジスタのスレッショルド電圧は同じ値とすることが
可能であり、回路構成」二部合がよい。
発明の効果
以上、説明したように本発明の方法によると、ゲート、
ソースおよびドレインいずれもが高耐圧構造とされたト
ランジスタと、通常の低電圧動作トランジスタを同一基
板上に形成することが可能となる。しかも、本発明の方
法では、ゲート絶縁膜を各別に形成する必要もなく、膜
質を均一化させる効果も奏される。
ソースおよびドレインいずれもが高耐圧構造とされたト
ランジスタと、通常の低電圧動作トランジスタを同一基
板上に形成することが可能となる。しかも、本発明の方
法では、ゲート絶縁膜を各別に形成する必要もなく、膜
質を均一化させる効果も奏される。
第１図は、本発明の製造方法で形成されるＭＩＳ型半導
体装置の断面図、第２図ａ −ｄは、本発明の製造方法
を説明するため製作過程に対応させて示した断面図、第
３図は、従来のＭＩＳ型半導体装置の断面図である。 １・・・・・・シリコン基板、２・・・・・分離用酸化
膜、３゜８．１４・・・・・・高濃度のソース領域、４
，９．１５・・・・・・高濃度のドレイン領域、５，１
３・・・・・・低濃度のドレイン領域、６，１０，１６
．１７・・・・・ゲー一ト絶縁膜、７，１１・・・・・
・ゲート電極、１２・・・・・低濃度のソース領域、１
８・・・・・・窒化シリコン膜、１９．２０・・・・・
・フォトレジスト層（マスク）。
体装置の断面図、第２図ａ −ｄは、本発明の製造方法
を説明するため製作過程に対応させて示した断面図、第
３図は、従来のＭＩＳ型半導体装置の断面図である。 １・・・・・・シリコン基板、２・・・・・分離用酸化
膜、３゜８．１４・・・・・・高濃度のソース領域、４
，９．１５・・・・・・高濃度のドレイン領域、５，１
３・・・・・・低濃度のドレイン領域、６，１０，１６
．１７・・・・・ゲー一ト絶縁膜、７，１１・・・・・
・ゲート電極、１２・・・・・低濃度のソース領域、１
８・・・・・・窒化シリコン膜、１９．２０・・・・・
・フォトレジスト層（マスク）。
Claims (1)
- 一導電形のシリコン基板上に素子分離領域を形成したの
ち、同素子分離領域で画定されたシリコン基板領域の少
くとも１つの中に窒化シリコン膜をマスクとして反対導
電形の不純物を拡散させ、低濃度のドレイン領域とソー
ス領域を形成する工程と、シリコン基板に熱処理を施し
、前記窒化シリコン膜で覆われることのないシリコン基
板表面部分に第１の酸化シリコン膜を形成する工程と、
前記窒化シリコン膜をすべて除去したのち、シリコン基
板の表面全域に第２の酸化シリコン膜を形成する工程と
、前記の工程を経て形成した酸化シリコン膜上に多結晶
シリコン膜を形成し、さらに、これを選択的にエッチン
グしてゲート電極を形成する工程と、前記低濃度のドレ
イン領域とソース領域内ならびに残余のシリコン基板領
域のドレインおよびソース形成域にシリコン基板と反対
導電形の不純物を選択的に拡散させ、高濃度のドレイン
領域とソース領域を形成する工程とを具備することを特
徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006967A JPS61166154A (ja) | 1985-01-18 | 1985-01-18 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006967A JPS61166154A (ja) | 1985-01-18 | 1985-01-18 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166154A true JPS61166154A (ja) | 1986-07-26 |
Family
ID=11652972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006967A Pending JPS61166154A (ja) | 1985-01-18 | 1985-01-18 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305573A (ja) * | 1988-06-03 | 1989-12-08 | New Japan Radio Co Ltd | 半導体装置 |
| JPH03129767A (ja) * | 1989-06-28 | 1991-06-03 | Nec Corp | 相補型電界効果トランジスタ |
-
1985
- 1985-01-18 JP JP60006967A patent/JPS61166154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305573A (ja) * | 1988-06-03 | 1989-12-08 | New Japan Radio Co Ltd | 半導体装置 |
| JPH03129767A (ja) * | 1989-06-28 | 1991-06-03 | Nec Corp | 相補型電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0212836A (ja) | 半導体装置の製造方法 | |
| US4550490A (en) | Monolithic integrated circuit | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JP3170610B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPS59224141A (ja) | 半導体装置の製造方法 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JPS6016469A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPH04162519A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS6286752A (ja) | 半導体集積回路の製造方法 | |
| JPH06252173A (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH0563193A (ja) | 半導体装置の製造方法 | |
| JPH03227526A (ja) | 半導体素子の製造方法 | |
| JPS6254959A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS62128542A (ja) | 半導体装置の製造方法 | |
| JPS63124574A (ja) | 半導体装置及びその製造方法 | |
| JPH0653231A (ja) | Ｍｏｓｆｅｔ製造方法 | |
| JPS6126223B2 (ja) | ||
| JPS63240068A (ja) | 半導体装置の製造方法 | |
| JPH03191566A (ja) | 半導体装置の製造方法 | |
| JPH0274042A (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JPH02192125A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPH04321233A (ja) | 半導体装置の製造方法 |