JPH03227526A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03227526A JPH03227526A JP2020493A JP2049390A JPH03227526A JP H03227526 A JPH03227526 A JP H03227526A JP 2020493 A JP2020493 A JP 2020493A JP 2049390 A JP2049390 A JP 2049390A JP H03227526 A JPH03227526 A JP H03227526A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、パワーＭＯ３）ランジスタに用いられる縦
型ＭＯ５ＦＥＴの電気的特性の向上を期するようにした
半導体素子の製造方法に関するものである。
型ＭＯ５ＦＥＴの電気的特性の向上を期するようにした
半導体素子の製造方法に関するものである。
（従来の技術）
従来の縦型ＭＯ５ＦＥＴの製造方法に関しては、たとえ
ば、特開昭６１−２３０３７１号公報により開示されて
おり、第２図（ａ）〜第２図（ｄ）は上記公報に記載さ
れた従来の縦型ＭＯ５ＦＥＴの製造方法を示す工程断面
図である。この第２図（ａ）〜第２図（山により従来の
縦型ＭＯ５ＰＥＴについて説明する。
ば、特開昭６１−２３０３７１号公報により開示されて
おり、第２図（ａ）〜第２図（ｄ）は上記公報に記載さ
れた従来の縦型ＭＯ５ＦＥＴの製造方法を示す工程断面
図である。この第２図（ａ）〜第２図（山により従来の
縦型ＭＯ５ＰＥＴについて説明する。
まず、第２図（ａ）に示すように、ドレインとしてのＮ
型の半導体基体ｌの主表面上に酸化膜２を形成し、通常
のホトエツチング工程により、所望の開孔部３をこの酸
化膜２に形成する。その後、開孔部３からポロンをイオ
ン注入法にて半導体基体１に拡散させることにより、接
合深さ３ｎ、表面濃度１０”ｃｍ−”のウェル・コンタ
クト領域としてのＰ′″層４を半導体基体１内に形成す
る。
型の半導体基体ｌの主表面上に酸化膜２を形成し、通常
のホトエツチング工程により、所望の開孔部３をこの酸
化膜２に形成する。その後、開孔部３からポロンをイオ
ン注入法にて半導体基体１に拡散させることにより、接
合深さ３ｎ、表面濃度１０”ｃｍ−”のウェル・コンタ
クト領域としてのＰ′″層４を半導体基体１内に形成す
る。
次に、前記酸化膜２を全面除去した後、第２図（ｂｌに
示すように、半導体基体１上の全面に１０００人厚さの
ゲート酸化ｌＩ！５を形成する。
示すように、半導体基体１上の全面に１０００人厚さの
ゲート酸化ｌＩ！５を形成する。
さらに、その上に、高濃度にＮ型にドープした４０００
人厚さのポリシリコン膜６を形成する。
人厚さのポリシリコン膜６を形成する。
次に、第２図（ｃ）に示すように、前記Ｐ°層４を中央
部とする開孔部７をポリシリコン膜６およびゲート酸化
膜５にホトリソおよびドライエツチング工程で形成する
。
部とする開孔部７をポリシリコン膜６およびゲート酸化
膜５にホトリソおよびドライエツチング工程で形成する
。
このとき、開孔部７の中央部（Ｐ’層層上上においては
、ポリシリコン膜６の一部がＰ３層４のコンタクト部の
保護用マスク６ａとして残存するようにする。
、ポリシリコン膜６の一部がＰ３層４のコンタクト部の
保護用マスク６ａとして残存するようにする。
また、この開孔部７の形成により、この開孔部７の周囲
のポリシリコン膜６はゲート電極６ｂとなる。
のポリシリコン膜６はゲート電極６ｂとなる。
次に、保護用マスク６ａとゲート電極６ｂをマスクとし
て、開孔部７を通してイオン注入法により、接合の深さ
２ｐのＰ−層８のチャネルを形成するＰ型ウェル領域と
して、半導体基体１内に形成する。
て、開孔部７を通してイオン注入法により、接合の深さ
２ｐのＰ−層８のチャネルを形成するＰ型ウェル領域と
して、半導体基体１内に形成する。
続いて、同様に保護用マスク６ａとゲート電極６ｂをマ
スクとして、開孔部７を通してヒ素をイオン注入法にて
半導体基体ｌに拡散させることにより、前記Ｐ−層層内
内ソース領域としてのＮ゛層９形成する。
スクとして、開孔部７を通してヒ素をイオン注入法にて
半導体基体ｌに拡散させることにより、前記Ｐ−層層内
内ソース領域としてのＮ゛層９形成する。
その後はポリシリコンからなる保護用マスク６ａと、そ
の下のゲート酸化膜５をホトリソおよびエツチング工程
にて除去した後、第２図（ｄ）に示すように、半導体基
体１の全面に中間絶縁膜１０を８０００人厚さに形成し
、この中間絶縁膜１０にコンタクトホール１１を開孔し
、このコンタクトホール１１を通してＮ゛層９一部と丁
度、保護用マスク６ａの下に対応するＰ°層４のコンタ
クト部に接続されるソース電極１２をメタルで形成する
。以上で縦型ＭＯＳ ＦＥＴが完成する。
の下のゲート酸化膜５をホトリソおよびエツチング工程
にて除去した後、第２図（ｄ）に示すように、半導体基
体１の全面に中間絶縁膜１０を８０００人厚さに形成し
、この中間絶縁膜１０にコンタクトホール１１を開孔し
、このコンタクトホール１１を通してＮ゛層９一部と丁
度、保護用マスク６ａの下に対応するＰ°層４のコンタ
クト部に接続されるソース電極１２をメタルで形成する
。以上で縦型ＭＯＳ ＦＥＴが完成する。
（発明が解決しようとする課題）
しかし、上記縦型ＭＯ３ＰＥＴの製造方法では、第２図
（ｃ）に示す４０００人厚さのポリシリコン膜の保護用
マスク６ａと、その下の１０００人厚さのゲート酸化膜
５を除去する必要がある。
（ｃ）に示す４０００人厚さのポリシリコン膜の保護用
マスク６ａと、その下の１０００人厚さのゲート酸化膜
５を除去する必要がある。
しかし、保護用マスク６ａをエツチング除去する際、第
３図に示すようにホトリソ工程で開孔部７内にレジスト
１３の端がくるようにしてエツチングするが、保護用マ
スク６ａの回りのＮ３層９の一部表面（Ａ ｆ＋ｌ域）
も保護用マスク６ａの材質と同じシリコン表面が露出し
ているため、同時にエツチング除去される。
３図に示すようにホトリソ工程で開孔部７内にレジスト
１３の端がくるようにしてエツチングするが、保護用マ
スク６ａの回りのＮ３層９の一部表面（Ａ ｆ＋ｌ域）
も保護用マスク６ａの材質と同じシリコン表面が露出し
ているため、同時にエツチング除去される。
このため、その部分はメタルと接触するＮ４層９の濃度
が低くなり、コンタクト抵抗が増大するなどの電気的特
性が劣化するという問題点があった。
が低くなり、コンタクト抵抗が増大するなどの電気的特
性が劣化するという問題点があった。
この発明は前記従来技術が持っている問題点のうち、保
護用レジストの回りのＮ゛層のメタルと接触する部分の
濃度が低くなって、コンタクト抵抗が増大し、電気特性
劣化が生じる点について解決した半導体素子の製造方法
を提供するものである。
護用レジストの回りのＮ゛層のメタルと接触する部分の
濃度が低くなって、コンタクト抵抗が増大し、電気特性
劣化が生じる点について解決した半導体素子の製造方法
を提供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体素子の
製造方法において、第１導電型の半導体基体上に形成し
たゲート酸化膜とポリシリコンを所定のパターン化した
後、高濃度アクセプタ不純物を含有するゲート電極をパ
ターン化したポリシリコン膜の中央部に形成する工程と
、ゲート電極とポリシリコン膜をマスクにして半導体基
体内に第２導電型の第１不純物を形成する工程と、半導
体基体をアニールしてゲート電極直下に第２導電型の第
２不純物領域を形成すると同時に第１不純物領域を拡散
して第１．第２不純物領域にイオン注入を行う工程とを
導入したものである。
製造方法において、第１導電型の半導体基体上に形成し
たゲート酸化膜とポリシリコンを所定のパターン化した
後、高濃度アクセプタ不純物を含有するゲート電極をパ
ターン化したポリシリコン膜の中央部に形成する工程と
、ゲート電極とポリシリコン膜をマスクにして半導体基
体内に第２導電型の第１不純物を形成する工程と、半導
体基体をアニールしてゲート電極直下に第２導電型の第
２不純物領域を形成すると同時に第１不純物領域を拡散
して第１．第２不純物領域にイオン注入を行う工程とを
導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、第１不純物領域の形成
後アニールを行うことにより、アクセプタ不純物がゲー
ト電極から半導体基体に拡散して第２不純物領域を形成
すると同時に、第１不純物領域を拡散した後に、第１．
第２不純物領域にイオン注入すると、Ｎ°層とＰ°層が
セルファラインで形成され、したがって、前記問題点を
除去できる。
上のような工程を導入したので、第１不純物領域の形成
後アニールを行うことにより、アクセプタ不純物がゲー
ト電極から半導体基体に拡散して第２不純物領域を形成
すると同時に、第１不純物領域を拡散した後に、第１．
第２不純物領域にイオン注入すると、Ｎ°層とＰ°層が
セルファラインで形成され、したがって、前記問題点を
除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例を図面
に基づき説明する。第１図（ａ）ないし第１図（ｅ）は
その一実施例の工程断面図である。
に基づき説明する。第１図（ａ）ないし第１図（ｅ）は
その一実施例の工程断面図である。
まず、第１図（ａ）に示すように、ドレイン領域を構成
するＮ型の半導体基体１１の主表面上にｔｏｏｏ人厚さ
程度のゲート絶縁膜としてゲート酸化膜１２を形成する
。
するＮ型の半導体基体１１の主表面上にｔｏｏｏ人厚さ
程度のゲート絶縁膜としてゲート酸化膜１２を形成する
。
次に、前記ゲート酸化膜１２上に４０００人厚さ程度の
ゲート電極として導電性を有するポリシリコン膜１３を
形成するや 次に、所望のパターニングを施し、前記半導体基体１１
が露出する開孔部１４を形成する。
ゲート電極として導電性を有するポリシリコン膜１３を
形成するや 次に、所望のパターニングを施し、前記半導体基体１１
が露出する開孔部１４を形成する。
次に、半導体基体１１の主表面全面にＣＶＤ法にてアク
セプタ不純物としてポロン濃度がｌ Ｑ ｌ ９ ｃｍ
−３以上のポロンを含有した酸化膜として、ＳｉＪ膜
であるＢＳＧ膜１５を５００〜３０００人の厚さに形成
する。
セプタ不純物としてポロン濃度がｌ Ｑ ｌ ９ ｃｍ
−３以上のポロンを含有した酸化膜として、ＳｉＪ膜
であるＢＳＧ膜１５を５００〜３０００人の厚さに形成
する。
次に、第１図（ｂ）に示すように、通常のホト・エツチ
ング工程にて、前記ＢＳＧ膜１５をバターニングして開
孔部１４の中央部にＢＳＧパターン１６を残存させる。
ング工程にて、前記ＢＳＧ膜１５をバターニングして開
孔部１４の中央部にＢＳＧパターン１６を残存させる。
なお、このとき、後述するＰ−層１８（第１図（ｃ））
の濃度を精度よく制御するために、前記ＰＳＧパターン
１６をマスク材にして、半導体基体１１の表面を０．１
ｎ程度ドライエツチングしてもよい。
の濃度を精度よく制御するために、前記ＰＳＧパターン
１６をマスク材にして、半導体基体１１の表面を０．１
ｎ程度ドライエツチングしてもよい。
次に、前記ポリシリコン膜１３をマスク材にして、イオ
ン注入法にて、ポロンを半導体基体１１内にＩ Ｘ １
０１３ｉｏｎｓ／ ａｉ程度注入し、Ｐ−インプランテ
ーション層１７を形成する。
ン注入法にて、ポロンを半導体基体１１内にＩ Ｘ １
０１３ｉｏｎｓ／ ａｉ程度注入し、Ｐ−インプランテ
ーション層１７を形成する。
なお、この実施例では、ＢＳＧパターン１６の直下には
、Ｐ−インプランテーション層１７を形成しなかったが
、形成してもかまわない。
、Ｐ−インプランテーション層１７を形成しなかったが
、形成してもかまわない。
次に、第１図（ｃ）に示すように、アニール工程を行う
ことにより、前記ＢＳＧパターン１６中のポロンがＢＳ
Ｇパターン１６直下の半導体基体１１中に拡散して２０
層１９が形成される。また、同時に前記Ｐ−インプラン
テーシヲン層１７よりＰ−層１８が形成される。
ことにより、前記ＢＳＧパターン１６中のポロンがＢＳ
Ｇパターン１６直下の半導体基体１１中に拡散して２０
層１９が形成される。また、同時に前記Ｐ−インプラン
テーシヲン層１７よりＰ−層１８が形成される。
次に、第１図（ロ）に示すように、前記ポリシリコン膜
１３と前記ＢＳＧパターン１６をマスク材にしてイオン
注入法にて、ヒ素を前記Ｐ゛層１９とＰ−層１８からな
るＰ型層内にＩ Ｘ １０１′ｔｏｎｓ ／ ｃｊ程度
注入し、アニールを行うことで、Ｎ９層２０を形成する
。
１３と前記ＢＳＧパターン１６をマスク材にしてイオン
注入法にて、ヒ素を前記Ｐ゛層１９とＰ−層１８からな
るＰ型層内にＩ Ｘ １０１′ｔｏｎｓ ／ ｃｊ程度
注入し、アニールを行うことで、Ｎ９層２０を形成する
。
次に、通常のホト・エツチング工程にて、第１図（ｅ）
に示すように、前記ＢＳＧパターン１６をエツチングに
より除去する。なお、ＢＳＧパターン１６を除去するの
に、前記ポリシリコン膜１３をマスク材にして緩衝ＨＦ
液で全面エツチングを行って除去するようにしてもよい
。
に示すように、前記ＢＳＧパターン１６をエツチングに
より除去する。なお、ＢＳＧパターン１６を除去するの
に、前記ポリシリコン膜１３をマスク材にして緩衝ＨＦ
液で全面エツチングを行って除去するようにしてもよい
。
また、後述するコンタクトホール開孔時に同時に除去し
てもかまわない。特に、ＢＳＧパターン１６が５００〜
１０００人厚さと薄膜のときは有効である。
てもかまわない。特に、ＢＳＧパターン１６が５００〜
１０００人厚さと薄膜のときは有効である。
次に、半導体基体１１の主表面の全面に４０００〜１０
０００人厚さの中間絶縁膜２１を形成する。
０００人厚さの中間絶縁膜２１を形成する。
次に前記開孔部１４内でＮ４層２０の一部とＰ層１８に
達するようにコンタクトホール２２を開孔する。
達するようにコンタクトホール２２を開孔する。
次に、このコンタクトホール２２を通してメタルによる
ソース電極２３を形成する。以上で縦型ＭＯ３ＦＥＴが
完成する。
ソース電極２３を形成する。以上で縦型ＭＯ３ＦＥＴが
完成する。
（発明の効果）
以上、詳細に説明したように、この発明によれば、２１
層をポロンを高濃度に含有するＢＳＧパターンからの拡
散で形成し、Ｎ９層をＢＳＧパターンをマスク材として
形成したので、２９層とＮ゛層がセルフ・アラインで形
成される。
層をポロンを高濃度に含有するＢＳＧパターンからの拡
散で形成し、Ｎ９層をＢＳＧパターンをマスク材として
形成したので、２９層とＮ゛層がセルフ・アラインで形
成される。
さらに、ＢＳＧパターンの除去によって、ＢＳＧパター
ンが酸化膜と同じエツチング条件でエッチングできるた
め、ＢＳＧパターンを除去する際、ＢＳＧパターン周辺
の半導体基体のＳｉ表面をエツチングせずに除去でき、
したがって、コンタクトが良好に取れ、電気的特性の向
上が期待できる。
ンが酸化膜と同じエツチング条件でエッチングできるた
め、ＢＳＧパターンを除去する際、ＢＳＧパターン周辺
の半導体基体のＳｉ表面をエツチングせずに除去でき、
したがって、コンタクトが良好に取れ、電気的特性の向
上が期待できる。
第１図（ａ）ないし第１図（ｅ）はこの発明の半導体素
子の製造方法の一実施例を説明するための工程断面図、
第２図（ａ）ないし第２図（ｄ）は従来の縦型ＭＯ３Ｆ
ＥＴの製造方法の工程断面図、第３図は第２図（ｃ）の
工程におけるＮ″層の濃度低下を説明するための断面図
である。 １１・・・半導体基体、１２・・・ゲート酸化膜、１３
・・・ポリシリコン膜、１６・・・ＢＳＧパターン、１
８・・・Ｐ−層、１９・・・Ｐ゛層、２０・・・Ｎ゛層
、２１・・・中間絶縁膜、２２・・・ソース電極。 第 図 従来の製造方法の工程断面図 第２図 従来の製造方法の工程断面図 第３ 図
子の製造方法の一実施例を説明するための工程断面図、
第２図（ａ）ないし第２図（ｄ）は従来の縦型ＭＯ３Ｆ
ＥＴの製造方法の工程断面図、第３図は第２図（ｃ）の
工程におけるＮ″層の濃度低下を説明するための断面図
である。 １１・・・半導体基体、１２・・・ゲート酸化膜、１３
・・・ポリシリコン膜、１６・・・ＢＳＧパターン、１
８・・・Ｐ−層、１９・・・Ｐ゛層、２０・・・Ｎ゛層
、２１・・・中間絶縁膜、２２・・・ソース電極。 第 図 従来の製造方法の工程断面図 第２図 従来の製造方法の工程断面図 第３ 図
Claims (1)
- 【特許請求の範囲】 （ａ）第１導電型の半導体基体にゲート絶縁膜を介して
ゲート電極を形成し、所定のパターニングを行った後に
、上記半導体基体全面にアクセプタ不純物を高濃度に含
有する酸化膜を形成する工程と、（ｂ）前記酸化膜を前
記ゲート電極の間隙部内の中央部に残存させたゲート電
極をマスク材として、前記ゲート電極間隙部内の前記半
導体基体内に第２導電型の第１不純物領域を形成する工
程と、（ｃ）前記半導体基体をアニールし、前記残存さ
せた酸化膜中のアクセプタ不純物の拡散により、前記酸
化膜直下で前記半導体基体内に第２導電型の第２不純物
領域を形成すると同時に前記第１不純物領域を拡散する
工程と、 （ｄ）前記ゲート電極と前記残存させた酸化膜をマスク
材として前記第１および第２不純物領域内に第１導電型
の第３不純物領域を形成する工程と、（ｅ）全面に中間
絶縁膜を形成した後コンタクトホールを開孔すると同時
、あるいは前記中間絶縁膜の形成前に、前記残存した酸
化膜を除去し、かつこのコンタクトホールを通してメタ
ルによるソース電極を形成する工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020493A JP2892415B2 (ja) | 1990-02-01 | 1990-02-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020493A JP2892415B2 (ja) | 1990-02-01 | 1990-02-01 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03227526A true JPH03227526A (ja) | 1991-10-08 |
| JP2892415B2 JP2892415B2 (ja) | 1999-05-17 |
Family
ID=12028684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020493A Expired - Lifetime JP2892415B2 (ja) | 1990-02-01 | 1990-02-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892415B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240516A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
-
1990
- 1990-02-01 JP JP2020493A patent/JP2892415B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2892415B2 (ja) | 1999-05-17 |
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