JP2883407B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2883407B2 JP2883407B2 JP15182490A JP15182490A JP2883407B2 JP 2883407 B2 JP2883407 B2 JP 2883407B2 JP 15182490 A JP15182490 A JP 15182490A JP 15182490 A JP15182490 A JP 15182490A JP 2883407 B2 JP2883407 B2 JP 2883407B2
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- conductive
- electrode
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Description
【発明の詳細な説明】 〔概要〕 LDD（lightly doped drain）構造を有するMOS形半導
体装置及びその製造方法に関し、 素子の微細化に際して更にホットエレクトロンによる
素子の劣化を防止し、信頼性の高い半導体装置を得るこ
とを目的とし、 ゲート電極の側部に絶縁膜を介して導電性側壁部を設
け、ドレイン側の側壁部を、ドレイン電極の電位に対し
てソース電極の電位側にある導電部分に電気的に接続し
た構成とし、又、基板上にゲート電極を形成し、これを
マスクにして低濃度領域を形成する工程と、表面に絶縁
膜を形成後、その表面に導電性膜を形成する工程と、ゲ
ート電極側部に導電性側壁部を形成する工程と、導電性
側壁部をマスクにして高濃度領域を形成する工程と、表
面に絶縁膜を形成後に開口部を設け、ここにソース電極
及びドレイン電極を形成する際に、ドレイン側の側壁部
を、ソース電極，又はドレイン電極の電位に対してソー
ス電極の電位側にある導電部分に電気的に接続する工程
とを含む。
体装置及びその製造方法に関し、 素子の微細化に際して更にホットエレクトロンによる
素子の劣化を防止し、信頼性の高い半導体装置を得るこ
とを目的とし、 ゲート電極の側部に絶縁膜を介して導電性側壁部を設
け、ドレイン側の側壁部を、ドレイン電極の電位に対し
てソース電極の電位側にある導電部分に電気的に接続し
た構成とし、又、基板上にゲート電極を形成し、これを
マスクにして低濃度領域を形成する工程と、表面に絶縁
膜を形成後、その表面に導電性膜を形成する工程と、ゲ
ート電極側部に導電性側壁部を形成する工程と、導電性
側壁部をマスクにして高濃度領域を形成する工程と、表
面に絶縁膜を形成後に開口部を設け、ここにソース電極
及びドレイン電極を形成する際に、ドレイン側の側壁部
を、ソース電極，又はドレイン電極の電位に対してソー
ス電極の電位側にある導電部分に電気的に接続する工程
とを含む。
本発明は、LDD構造を有するMOS形半導体装置及びその
製造方法に関する。
製造方法に関する。
近年、集積回路の技術の発展は目覚ましく、３年間ご
とに約４倍の集積度の向上が達成されている。このよう
な集積度の向上に伴なってトランジスタも微細化される
が、使用電圧としては規格統一の社会的要望等によって
低下させるわけにはいかない。こうしたことから、微細
化されたトランジスタには局部的に高電界が印加される
領域ができ、その結果、例えばMOS形電界効果トランジ
スタではホットエレクトロンによる素子の劣化が深刻な
問題となってきている。このような問題に対処するため
に、ゲート電極近傍に発生する電界集中を低濃度拡散層
（ドレインの一部）の部分で緩和するLDD構造の電界効
果トランジスタが多く用いられているが、それでもまだ
その効果は十分でないことも多く、その改善が強く望ま
れている。
とに約４倍の集積度の向上が達成されている。このよう
な集積度の向上に伴なってトランジスタも微細化される
が、使用電圧としては規格統一の社会的要望等によって
低下させるわけにはいかない。こうしたことから、微細
化されたトランジスタには局部的に高電界が印加される
領域ができ、その結果、例えばMOS形電界効果トランジ
スタではホットエレクトロンによる素子の劣化が深刻な
問題となってきている。このような問題に対処するため
に、ゲート電極近傍に発生する電界集中を低濃度拡散層
（ドレインの一部）の部分で緩和するLDD構造の電界効
果トランジスタが多く用いられているが、それでもまだ
その効果は十分でないことも多く、その改善が強く望ま
れている。
第６図は従来のLDD構造のMOS形電界効果トランジスタ
の一例の構造を示す。同図において、ソース高濃度拡散
領域1S及びドレイン高濃度拡散領域1D,ソース低濃度拡
散領域2S及びドレイン低濃度拡散領域2Dは、ゲート電極
３及びその側壁に設けられた側壁絶縁膜４を用いたイオ
ン注入によって形成され、特に、ドレイン近傍に発生す
る電界の集中をドレイン低濃度拡散領域2Dにおいて緩和
してホットエレクトロンによる素子劣化を紡糸する。な
お、同図中、５はソース電極、６はドレイン電極、７は
絶縁膜、８はゲート酸化膜、９は半導体基板である。
の一例の構造を示す。同図において、ソース高濃度拡散
領域1S及びドレイン高濃度拡散領域1D,ソース低濃度拡
散領域2S及びドレイン低濃度拡散領域2Dは、ゲート電極
３及びその側壁に設けられた側壁絶縁膜４を用いたイオ
ン注入によって形成され、特に、ドレイン近傍に発生す
る電界の集中をドレイン低濃度拡散領域2Dにおいて緩和
してホットエレクトロンによる素子劣化を紡糸する。な
お、同図中、５はソース電極、６はドレイン電極、７は
絶縁膜、８はゲート酸化膜、９は半導体基板である。
第７図に示す如く、MOS形トランジスタでは、その動
作時においてはゲート電極３の直下にチャネルと称され
る電流の通路（反転層10）が形成され、ソース拡散領域
1S,2Sとドレイン拡散領域1D,2Dとの間に電流が流れるよ
うになる。ここで、ある一定のソース・ドレイン間電圧
に対し、微細化によってソース・ドレイン間隔が狭めら
れてくると電界強度が増加し、特にドレイン近傍に大き
な電界が集中するようになる。このため、キャリア（ソ
ース・ドレインがＮ型半導体より成る場合（従って半導
体基板がＰ型の場合）は電子）は大きく加速され、つい
には1/2KT（Ｋはボルツマン定数、Ｔは絶対温度）を越
える運動エネルギを持つようになり（ホットエレクトロ
ン）、このようなホットエレクトロンは、ドレイン近傍
での半導体素子との衝突による進路偏向と、ゲート電極
３からのクローン力の作用とによって第７図に印で示
すようにドレイン側の側壁絶縁膜4Dの内部に注入され、
ここにトラップされるようになる。
作時においてはゲート電極３の直下にチャネルと称され
る電流の通路（反転層10）が形成され、ソース拡散領域
1S,2Sとドレイン拡散領域1D,2Dとの間に電流が流れるよ
うになる。ここで、ある一定のソース・ドレイン間電圧
に対し、微細化によってソース・ドレイン間隔が狭めら
れてくると電界強度が増加し、特にドレイン近傍に大き
な電界が集中するようになる。このため、キャリア（ソ
ース・ドレインがＮ型半導体より成る場合（従って半導
体基板がＰ型の場合）は電子）は大きく加速され、つい
には1/2KT（Ｋはボルツマン定数、Ｔは絶対温度）を越
える運動エネルギを持つようになり（ホットエレクトロ
ン）、このようなホットエレクトロンは、ドレイン近傍
での半導体素子との衝突による進路偏向と、ゲート電極
３からのクローン力の作用とによって第７図に印で示
すようにドレイン側の側壁絶縁膜4Dの内部に注入され、
ここにトラップされるようになる。
従来のLDD構造トランジスタは、このようなホットエ
レクトロンをドレイン低濃度拡散層2Dにおいてある程度
緩和するものの、微細化が更に進んで電界集中が更に強
くなってきた場合の対策がなされていない。このため、
特に微細化が更に進んできた場合、側壁絶縁膜4Dの内部
に注入されてトラップされる電荷量が更に増加し、半導
体界面を反転させ、電流の流れを阻害する問題点があっ
た。
レクトロンをドレイン低濃度拡散層2Dにおいてある程度
緩和するものの、微細化が更に進んで電界集中が更に強
くなってきた場合の対策がなされていない。このため、
特に微細化が更に進んできた場合、側壁絶縁膜4Dの内部
に注入されてトラップされる電荷量が更に増加し、半導
体界面を反転させ、電流の流れを阻害する問題点があっ
た。
本発明は、素子の微細化に際して更にホットエレクト
ロンによる素子の劣化を紡糸し、信頼性の高い半導体装
置を提供することを目的とする。
ロンによる素子の劣化を紡糸し、信頼性の高い半導体装
置を提供することを目的とする。
上記問題点は、ゲート電極の側部に絶縁膜を介して導
電性側壁部を設け、ドレイン側の導電性側壁部を、ドレ
イン電極の電位に対してソース電極の電位側にある導電
部分に電気的に接続した構成としてなることを特徴とす
る半導体装置によって解決される。又、−導電形半導体
基板上にゲート電極を形成し、このゲート電極をマスク
にしてイオン注入して低濃度領域を形成する工程と、表
面に絶縁膜を形成後、その表面に導電性膜を形成する工
程と、ゲート電極の側部のみに導電膜を残留して導電性
側壁部を形成する工程と、導電性側壁部をマスクにして
イオン注入して高濃度領域を形成する工程と、表面に絶
縁膜を形成後に所定部分に開口部を設け、開口部にソー
ス電極及びドレイン電極を形成する際に、ドレイン側の
導電性側壁部を、ソース電極，又はドレイン電極の電位
に対してソース電極を電位側にある導電部分に電気的に
接続する工程とを含むことを特徴とする半導体装置の製
造方法によって解決される。
電性側壁部を設け、ドレイン側の導電性側壁部を、ドレ
イン電極の電位に対してソース電極の電位側にある導電
部分に電気的に接続した構成としてなることを特徴とす
る半導体装置によって解決される。又、−導電形半導体
基板上にゲート電極を形成し、このゲート電極をマスク
にしてイオン注入して低濃度領域を形成する工程と、表
面に絶縁膜を形成後、その表面に導電性膜を形成する工
程と、ゲート電極の側部のみに導電膜を残留して導電性
側壁部を形成する工程と、導電性側壁部をマスクにして
イオン注入して高濃度領域を形成する工程と、表面に絶
縁膜を形成後に所定部分に開口部を設け、開口部にソー
ス電極及びドレイン電極を形成する際に、ドレイン側の
導電性側壁部を、ソース電極，又はドレイン電極の電位
に対してソース電極を電位側にある導電部分に電気的に
接続する工程とを含むことを特徴とする半導体装置の製
造方法によって解決される。
例えば半導体基板がＮ形の場合、電子（負電荷）はソ
ース低濃度領域からドレイン低濃度領域へ移動してドレ
イン側の導電性側壁部内に注入されようとする。然る
に、本発明ではドレイン側の導電性側壁部をソース電極
（ドレイン電極よりも低い電位）に電気的に接続した構
成としているので、電子（負電荷）はドレイン側の側壁
部（ソース電極に接続されているのでドレイン電極より
も低い電位）に反発されてドレイン側の側壁部内に注入
されなくなる。従って、微細化が更に進んでドレイン近
傍の電界集中が更に強くなったとしても従来例のような
電流の流れの阻害を生じることはなく、ホットエレクト
ロンによる素子の劣化を紡糸できる。
ース低濃度領域からドレイン低濃度領域へ移動してドレ
イン側の導電性側壁部内に注入されようとする。然る
に、本発明ではドレイン側の導電性側壁部をソース電極
（ドレイン電極よりも低い電位）に電気的に接続した構
成としているので、電子（負電荷）はドレイン側の側壁
部（ソース電極に接続されているのでドレイン電極より
も低い電位）に反発されてドレイン側の側壁部内に注入
されなくなる。従って、微細化が更に進んでドレイン近
傍の電界集中が更に強くなったとしても従来例のような
電流の流れの阻害を生じることはなく、ホットエレクト
ロンによる素子の劣化を紡糸できる。
第１図は本発明の一実施例の製造工程図を示す。同図
（Ａ）において、シリコン基板15の表面全面に酸化シリ
コン膜16を約200Åの膜厚に成長し、その表面全面にCVD
にて窒化シリコン膜17を約1500Åの膜厚に成長し、続い
て能動素子部を残してその他の部分の窒化シリコン膜17
を除去する。次に同図（Ｂ）に示す如く、フィールド酸
化膜18を約5000Å形成し、次にリン酸ボイルによって能
動素子部の窒化膜17を除去し、続いてフッ酸を用いたコ
ントロールエッチングによって酸化シリコン膜16を除去
する。このようにして通常のLOCOS工程を完了する。次
に同図（Ｃ）において、ゲート酸化膜19を約50Å〜約30
0Å形成する。
（Ａ）において、シリコン基板15の表面全面に酸化シリ
コン膜16を約200Åの膜厚に成長し、その表面全面にCVD
にて窒化シリコン膜17を約1500Åの膜厚に成長し、続い
て能動素子部を残してその他の部分の窒化シリコン膜17
を除去する。次に同図（Ｂ）に示す如く、フィールド酸
化膜18を約5000Å形成し、次にリン酸ボイルによって能
動素子部の窒化膜17を除去し、続いてフッ酸を用いたコ
ントロールエッチングによって酸化シリコン膜16を除去
する。このようにして通常のLOCOS工程を完了する。次
に同図（Ｃ）において、ゲート酸化膜19を約50Å〜約30
0Å形成する。
次に同図（Ｄ）において、リンドープト多結晶シリコ
ン膜20を約3000Å成長後、その表面にCVDにて酸化シリ
コン膜21を成長し、レジストパターニングを施してこれ
らをエッチング除去し、凸形のゲート電極構造を形成す
る。次に、このゲート電極22をマスクにしてセルフアラ
インにて例えばヒ素イオン（濃度は約１×1013個/cm2〜
約１×1014個/cm2）を60keVのエネルギでイオン注入し
てソース低濃度領域23S,ドレイン低濃度領域23Dを形成
する。
ン膜20を約3000Å成長後、その表面にCVDにて酸化シリ
コン膜21を成長し、レジストパターニングを施してこれ
らをエッチング除去し、凸形のゲート電極構造を形成す
る。次に、このゲート電極22をマスクにしてセルフアラ
インにて例えばヒ素イオン（濃度は約１×1013個/cm2〜
約１×1014個/cm2）を60keVのエネルギでイオン注入し
てソース低濃度領域23S,ドレイン低濃度領域23Dを形成
する。
次に同図（Ｅ）において、表面全体にCVDにて酸化シ
リコン膜24aを約200Å〜約1000Å成長し、次にリンドー
プト多結晶シリコン膜25aを約1000Å〜約3000Å成長
し、異方性エッチングを行なってゲート電極22の側壁に
絶縁膜24（酸化シリコン膜）、導電性側壁部25（多結晶
シリコン膜）を残留する。この異方性エッチングのと
き、多結晶シリコン膜25a及び酸化シリコン膜24aと共に
低濃度領域23S,23D上の酸化膜19も除去されてシリコン
基板15が露出してしまうので、次のイオン注入のときに
この部分に必要とされる酸化膜19′を200Å程度形成す
る。続いて、ゲート電極22及び側壁部25をマスクにして
セルフアラインにて例えばヒ素イオン（濃度は約５×10
15個/cm2）を60keVのエネルギでイオン注入してソース
高濃度領域26S,ドレイン高濃度領域26Dを形成する。
リコン膜24aを約200Å〜約1000Å成長し、次にリンドー
プト多結晶シリコン膜25aを約1000Å〜約3000Å成長
し、異方性エッチングを行なってゲート電極22の側壁に
絶縁膜24（酸化シリコン膜）、導電性側壁部25（多結晶
シリコン膜）を残留する。この異方性エッチングのと
き、多結晶シリコン膜25a及び酸化シリコン膜24aと共に
低濃度領域23S,23D上の酸化膜19も除去されてシリコン
基板15が露出してしまうので、次のイオン注入のときに
この部分に必要とされる酸化膜19′を200Å程度形成す
る。続いて、ゲート電極22及び側壁部25をマスクにして
セルフアラインにて例えばヒ素イオン（濃度は約５×10
15個/cm2）を60keVのエネルギでイオン注入してソース
高濃度領域26S,ドレイン高濃度領域26Dを形成する。
次に、同図（Ｆ）において、全面にCVDにて酸化シリ
コン膜27を約2000Å〜3000Å形成する。続いて、900℃
の温度で30分間アニールを行ない、低濃度領域23S,23D,
高濃度領域26S,26Dを活性化する。
コン膜27を約2000Å〜3000Å形成する。続いて、900℃
の温度で30分間アニールを行ない、低濃度領域23S,23D,
高濃度領域26S,26Dを活性化する。
次に同図（Ｇ）において、ソース高濃度領域26Sから
ゲート電極22にかけての酸化シリコン膜27及び酸化膜1
9′に開口部281を形成すると共に、ドレイン高濃度領域
26D上の酸化シリコン膜27及び酸化膜19′に開口部282に
を形成する。続いて開口部281にアルミニウムのソース
電極29Sを形成すると共に、開口部282にアルミニウムの
ドレイン電極29Dを形成する。
ゲート電極22にかけての酸化シリコン膜27及び酸化膜1
9′に開口部281を形成すると共に、ドレイン高濃度領域
26D上の酸化シリコン膜27及び酸化膜19′に開口部282に
を形成する。続いて開口部281にアルミニウムのソース
電極29Sを形成すると共に、開口部282にアルミニウムの
ドレイン電極29Dを形成する。
同図（Ｇ）より明らかな如く、ソース電極29Sは開口
部281によってソース側の導電性側壁部25Sに電気的に接
続されており、又、第２図にその要部の平面図を示す如
く、ソース側の導電性側壁部25S,ドレイン側の導電性側
壁部25Dはゲート電極22の周囲に形成されていてこれら
は電気的に接続されているので、結果的には第３図に等
価構造図を示すようにドレイン側の側壁部25Dはソース
電極29Sに電気的に接続されていることになる。ソー
ス，ドレインがＮ形半導体よりなる場合、第７図におい
て説明したように電子（負の電荷をもつ）はソース低濃
度領域23Sからドレイン低濃度領域23Dへ移動してドレイ
ン側の側壁部25D内に注入されようとする。然るに、本
発明はドレイン側の側壁部25Dをドレイン電極29Dよりも
低い電位であるソース電極29Sに電気的に接続されてい
るので、側壁部25Dはドレイン電極29Dよりも負電位側に
あることになり、これにより、ドレイン側の側壁25Dに
注入されようとした電子（負の電荷をもつ）は側壁部25
D（ドレイン電極29Dよりも負電位側にある）に反発され
て側壁部25D内に注入されなくなる。これにより、特
に、微細化が更に進んでドレイン近傍の電界集中が更に
強くなったとしても、第７図において説明したような電
流の流れの阻害を生じるようなことはなく、ホットエレ
クトロンによる素子の劣化を防止できる。
部281によってソース側の導電性側壁部25Sに電気的に接
続されており、又、第２図にその要部の平面図を示す如
く、ソース側の導電性側壁部25S,ドレイン側の導電性側
壁部25Dはゲート電極22の周囲に形成されていてこれら
は電気的に接続されているので、結果的には第３図に等
価構造図を示すようにドレイン側の側壁部25Dはソース
電極29Sに電気的に接続されていることになる。ソー
ス，ドレインがＮ形半導体よりなる場合、第７図におい
て説明したように電子（負の電荷をもつ）はソース低濃
度領域23Sからドレイン低濃度領域23Dへ移動してドレイ
ン側の側壁部25D内に注入されようとする。然るに、本
発明はドレイン側の側壁部25Dをドレイン電極29Dよりも
低い電位であるソース電極29Sに電気的に接続されてい
るので、側壁部25Dはドレイン電極29Dよりも負電位側に
あることになり、これにより、ドレイン側の側壁25Dに
注入されようとした電子（負の電荷をもつ）は側壁部25
D（ドレイン電極29Dよりも負電位側にある）に反発され
て側壁部25D内に注入されなくなる。これにより、特
に、微細化が更に進んでドレイン近傍の電界集中が更に
強くなったとしても、第７図において説明したような電
流の流れの阻害を生じるようなことはなく、ホットエレ
クトロンによる素子の劣化を防止できる。
なお、ソース・ドレインがＰ型半導体より成る場合
（従って基板がＮ型の場合）も上記実施例と同様の考え
方に依る。ホール（正の電荷をもつ）はソース低濃度領
域からドレイン低濃度領域へ移動してドレイン側の側壁
部内に注入されようとするが、上記実施例と同様に、本
発明はドレイン側の側壁部をドレイン電極よりも高い電
位であるソース電極に電気的に接続しているので、その
側壁部はドレイン電極よりも正電位側にあることにな
り、これにより、ドレイン側の側壁部に注入されようと
したホール（正の電荷をもつ）は側壁部（ドレイン電極
よりも正電位側にある）に反発されて側壁部内に注入さ
れなくなる。
（従って基板がＮ型の場合）も上記実施例と同様の考え
方に依る。ホール（正の電荷をもつ）はソース低濃度領
域からドレイン低濃度領域へ移動してドレイン側の側壁
部内に注入されようとするが、上記実施例と同様に、本
発明はドレイン側の側壁部をドレイン電極よりも高い電
位であるソース電極に電気的に接続しているので、その
側壁部はドレイン電極よりも正電位側にあることにな
り、これにより、ドレイン側の側壁部に注入されようと
したホール（正の電荷をもつ）は側壁部（ドレイン電極
よりも正電位側にある）に反発されて側壁部内に注入さ
れなくなる。
又、第１図（Ｇ）に示すドレイン電極29Sはソース高
濃度領域26Sから側壁部25Sを介してゲート電極22にかけ
て形成されているが、例えば、第４図に示す如く、開口
部281′を大きく形成してドレイン電極29S′をドレイン
側の側壁部25Dまで延ばして形成してもよい。更に、第
５図に示す如く、開口部281″を小さく形成してその上
にソース電極29S″を形成し、かつ、新たにゲート電極2
2及びドレイン側の側壁部25D上に開口部283を形成して
そこに電極30を形成し、電極30をソース電極29S″に接
続するようにしてもよいし、又は電極30をドレイン電極
29Dよりも低電位側にある適当な部分に接続するように
してもよい。第５図に示す実施例は位置合せに余裕があ
る場合に用いられる。
濃度領域26Sから側壁部25Sを介してゲート電極22にかけ
て形成されているが、例えば、第４図に示す如く、開口
部281′を大きく形成してドレイン電極29S′をドレイン
側の側壁部25Dまで延ばして形成してもよい。更に、第
５図に示す如く、開口部281″を小さく形成してその上
にソース電極29S″を形成し、かつ、新たにゲート電極2
2及びドレイン側の側壁部25D上に開口部283を形成して
そこに電極30を形成し、電極30をソース電極29S″に接
続するようにしてもよいし、又は電極30をドレイン電極
29Dよりも低電位側にある適当な部分に接続するように
してもよい。第５図に示す実施例は位置合せに余裕があ
る場合に用いられる。
〔発明の効果〕 以上説明した如く、本発明によれば、ドレイン側の導
電性側壁部をドレイン電極に対してソース電極側の電位
をもつ導電部分に接続したため、電子又はホールがドレ
イン側の側壁部内に注入されにくくなり、これにより、
微細化が更に進んだ場合でもホットエレクトロンによる
素子の劣化を防止でき、信頼性の高い集積回路を得るこ
とができる。
電性側壁部をドレイン電極に対してソース電極側の電位
をもつ導電部分に接続したため、電子又はホールがドレ
イン側の側壁部内に注入されにくくなり、これにより、
微細化が更に進んだ場合でもホットエレクトロンによる
素子の劣化を防止でき、信頼性の高い集積回路を得るこ
とができる。
第１図は本発明の一実施例の製造工程図、 第２図はゲート側壁部を説明する平面図、 第３図は本発明の等価構造図、 第４図は本発明の他の実施例の構造図、 第５図は本発明の更に他の実施例の構造図、 第６図は従来の一例の構造図、 第７図はホットエレクトロン発生の様子を説明する図で
ある。 図において、 15はシリコン基板（−導電形半導体基板）、 19はゲート酸化膜、 19′は酸化膜、 22はゲート電極、 23Sはソース低濃度領域、 23Dはドレイン低濃度領域、 24は絶縁膜、 25aは多結晶シリコン膜（導電性膜）、 25Sはソース側の導電性側壁部、 25Dはドレイン側の導電性側壁部、 26Sはソース高濃度領域、 26Dはドレイン高濃度領域、 27は酸化シリコン膜（絶縁膜）、 281,281′,281″,282,283は開口部、 29S,29S′,29S″はソース電極、 29Dはドレイン電極、 30は電極 を示す。
ある。 図において、 15はシリコン基板（−導電形半導体基板）、 19はゲート酸化膜、 19′は酸化膜、 22はゲート電極、 23Sはソース低濃度領域、 23Dはドレイン低濃度領域、 24は絶縁膜、 25aは多結晶シリコン膜（導電性膜）、 25Sはソース側の導電性側壁部、 25Dはドレイン側の導電性側壁部、 26Sはソース高濃度領域、 26Dはドレイン高濃度領域、 27は酸化シリコン膜（絶縁膜）、 281,281′,281″,282,283は開口部、 29S,29S′,29S″はソース電極、 29Dはドレイン電極、 30は電極 を示す。
Claims (2)
- 【請求項１】LDD構造をもつ半導体装置において、 ゲート電極（22）の側部に絶縁膜（24）を介して導電性
側壁部（25S,25D）を設け、 ドレイン側の該導電性側壁部（25D）を、ドレイン電極
（29D）の電位に対してソース電極（29S）の電位側にあ
る導電部分（29S）に電気的に接続した構成としてなる
ことを特徴とする半導体装置。 - 【請求項２】−導電形半導体基板（15）上にゲート電極
（22）を形成し、該ゲート電極（22）をマスクにして不
純物拡散して低濃度領域（23S,23D）を形成する工程
と、 表面に絶縁膜（24）を形成後、その表面に導電性膜（25
a）を形成する工程と、 上記ゲート電極（22）の側部のみに該導電性膜（25）を
残留して導電性側壁部（25S,25D）を形成する工程と、 該導電性側壁部（25S,25D）をマスクにして不純物拡散
して高濃度領域（26S,26D）を形成する工程と、 表面に絶縁膜（27）を形成後に所定部分に開口部（281,
282）を設け、該開口部（281,282）にソース電極（2
9S）及びドレイン電極（29D）を形成する際に、ドレイ
ン側の上記導電性側壁部（25D）を、該ソース電極（2
9S），又は該ドレイン電極（29D）の電位に対して該ソ
ース電極（29S）の電位側にある導電部分に電気的に接
続する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182490A JP2883407B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182490A JP2883407B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443649A JPH0443649A (ja) | 1992-02-13 |
| JP2883407B2 true JP2883407B2 (ja) | 1999-04-19 |
Family
ID=15527120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15182490A Expired - Lifetime JP2883407B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2883407B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925912A (en) * | 1995-03-27 | 1999-07-20 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor apparatus having a conductive sidewall structure |
| KR100469149B1 (ko) * | 1997-12-31 | 2005-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
-
1990
- 1990-06-11 JP JP15182490A patent/JP2883407B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443649A (ja) | 1992-02-13 |
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