JP2007067440A - 半導体装置 - Google Patents
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Abstract
【課題】SACによる集積度の向上と、高耐圧素子の耐圧の確保を図る。
【解決手段】ゲート電極23a,23bの側壁には、側壁膜24a,24b,25a,25bが配置され、その上部には、キャップ絶縁膜32a,32bが配置される。側壁膜24a,24b及びキャップ絶縁膜32a,32bは、層間絶縁膜28に対してエッチング選択比を有し、側壁膜25a,25bは、層間絶縁膜28と実質的に同じエッチング速度を有する。通常トランジスタでは、ゲート電極23aとコンタクトホール29aの間には、側壁膜25aは存在せず、側壁膜24aが存在する。高耐圧トランジスタでは、ゲート電極23bとコンタクトホール29bの間には、側壁膜24a,25aが共に存在する。
【選択図】図2
【解決手段】ゲート電極23a,23bの側壁には、側壁膜24a,24b,25a,25bが配置され、その上部には、キャップ絶縁膜32a,32bが配置される。側壁膜24a,24b及びキャップ絶縁膜32a,32bは、層間絶縁膜28に対してエッチング選択比を有し、側壁膜25a,25bは、層間絶縁膜28と実質的に同じエッチング速度を有する。通常トランジスタでは、ゲート電極23aとコンタクトホール29aの間には、側壁膜25aは存在せず、側壁膜24aが存在する。高耐圧トランジスタでは、ゲート電極23bとコンタクトホール29bの間には、側壁膜24a,25aが共に存在する。
【選択図】図2
Description
本発明は、ゲート電極の側壁にサイドウォールが配置されたMISFETを有する半導体装置に関し、特に2種類以上の動作電圧を必要とする半導体装置、例えば、メモリセルの動作に関しては、高い電圧を必要とし、周辺回路の一部では、通常の低い電圧で動作するフラッシュEEPROMに使用されるものである。
図14は、従来のMISFETを示している。
半導体基板11上には、ゲート絶縁膜12が形成され、ゲート絶縁膜12上には、ゲート電極13が形成されている。ゲート電極13の側壁には、サイドウォールと呼ばれる側壁絶縁膜14が形成されている。側壁絶縁膜14直下の半導体基板11中には、LDD(Lightly Doped Drain)と呼ばれる低い不純物濃度を有する拡散層15aが形成されている。
また、拡散層15aに隣接して、拡散層15aよりも高い不純物濃度を有する拡散層15bが形成されている。半導体基板11上には、MISFETを完全に覆う層間絶縁膜16が形成されている。層間絶縁膜16には、拡散層15bに達するコンタクトホール17が形成されている。
コンタクトホール17内には、例えば、タングステン(W)からなるコンタクトプラグ18が形成されている。コンタクトプラグ18上には、金属配線19が形成されている。
上記構成のMISFETを有するLSIにおいては、ゲート電極13とコンタクトホール17の合せ余裕(間隔)Aは、LSIの集積度を向上させるに当たっての制約の一つとなっている。そこで、LSIの集積度の向上に際し、ゲート電極13とコンタクトホール17の合せ余裕に関する制約を緩和することができるセルフアラインコンタクト(SAC)技術が提案されている。
図15は、セルフアラインコンタクト技術を適用した従来のMISFETを示している。
半導体基板11上には、ゲート絶縁膜12が形成され、ゲート絶縁膜12上には、ゲート電極13が形成されている。ゲート電極13上には、コンタクトホール17の形成時のマスクとして機能するキャップ絶縁膜20が形成されている。ゲート電極13及びキャップ絶縁膜20の側壁には、サイドウォールと呼ばれる側壁絶縁膜14が形成されている。この側壁絶縁膜14も、コンタクトホール17の形成時のマスクとして機能する。
また、側壁絶縁膜14直下の半導体基板11中には、LDDと呼ばれる低い不純物濃度を有する拡散層15aが形成されている。拡散層15aに隣接して、拡散層15aよりも高い不純物濃度を有する拡散層15bが形成されている。半導体基板11上には、MISFETを完全に覆う層間絶縁膜16が形成されている。層間絶縁膜16には、拡散層15bに達するコンタクトホール17が形成されている。
コンタクトホール17内には、例えば、タングステン(W)からなるコンタクトプラグ18が形成されている。コンタクトプラグ18上には、金属配線19が形成されている。
上記構成を有するMISFETの特徴は、第一に、側壁絶縁膜14及びキャップ絶縁膜20がコンタクトホール17の形成時のマスクとして機能している点にある。即ち、側壁絶縁膜14及びキャップ絶縁膜20は、層間絶縁膜16に対してエッチング選択比を有する材料から構成される。例えば、層間絶縁膜16がシリコン酸化膜(BPSG膜など)から構成される場合には、側壁絶縁膜14及びキャップ絶縁膜20は、シリコン窒化膜から構成される。
第二に、ゲート電極13とコンタクトホール17がオーバーラップしても、側壁絶縁膜14及びキャップ絶縁膜20が存在するために、ゲート電極13とコンタクトホール17内のコンタクトプラグ18との絶縁性が保たれる点にある。つまり、本例のMISFETでは、ゲート電極13とコンタクトホール17の合せ余裕を緩和できるため、LSIの集積度の向上に貢献できる。
図15に示すようなセルフアラインコンタクト技術を用いたMISFETを有するLSIにおいて、LSIの集積度を向上させる場合の注意点は、側壁絶縁膜(サイドウォール)14の厚さを、ゲート電極13とコンタクトホール17内のコンタクトプラグ18との絶縁性を保つための最小限の厚さに設定することにある。これにより、図16に示すように、コンタクトホール17をゲート電極13に十分に接近させることができると共に、拡散層15bとコンタクトプラグ18のコンタクト面積Saを十分に確保できるからである。
しかし、図17に示すように、側壁絶縁膜(サイドウォール)14が必要以上に厚くなると、コンタクトホール17をゲート電極13に十分に接近させた場合に、拡散層15bとコンタクトプラグ18のコンタクト面積Sbが非常に小さくなり、コンタクト抵抗の上昇という問題を生じさせる。
また、図18に示すような、互いに近接し、二つの拡散層のうちの一方を共有する二つのMISFETを考えた場合、二つのMISFETのゲート電極13の間隔が狭まってくると、拡散層15bとコンタクトプラグ18のコンタクト面積Scも小さくなってくる。ここで、図19に示すように、互いに隣接するゲート電極13の側壁絶縁膜(サイドウォール)14が接触すると、コンタクトホール17が半導体基板11の表面に到達することができなくなる。
ところで、MISFETのゲート電極13の側壁に配置されるサイドウォールは、セルフアラインコンタクトを実現する役割の他に、LDD構造の拡散層15a,15bを形成する役割も担っている。LDD構造の拡散層15a,15bは、MISFETの接合耐圧の向上、ホットキャリア効果の緩和、ショートチャネル効果の緩和などに寄与する。
ここで、LSI内部において低い電圧と高い電圧を使用する半導体装置においては、低い電圧で動作するMISFETのゲート電極のサイドウォールをできるだけ薄くし(短いLDDとし)、かつ、コンタクトホールをできるだけゲート電極に近づけて、LSIの集積度の向上を図りたいという要求がある。一方で、高い電圧で動作するMISFETのゲート電極のサイドウォールを耐圧確保に十分な程度まで厚くし、高い電圧でも十分な耐圧が得られる長いLDD長を確保したいという要求も存在する。
つまり、この二つの要求を同時に満たすためには、1チップ内にLDD長が異なる二つの構造のMISFETを形成することが必要である。しかし、従来は、このようなLDD長が異なる二つの構造のMISFETを1チップ内に形成する場合、そのために別途新たなマスク形成工程を追加する必要が生じるといった事情があり、実現が困難であった。
本発明の目的は、低電圧で動作するMISFETについては、セルフアラインコンタクト技術と短いLDDによりコンタクト抵抗の増加なしにLSIの集積度の向上を達成し、同時に、高電圧で動作するMISFETについては、長いLDDと、ゲート電極とコンタクトホールの十分な合せ余裕とを確保することで、十分な耐圧を得ることにある。
本発明の半導体装置は、半導体基板上に形成され、第1電圧により動作し、LDDを有する第1MISFETと、前記半導体基板上に形成され、前記第1電圧よりも高い第2電圧により動作し、前記第1MISFETのLDDよりも長いLDDを有する第2MISFETと、前記第1及び第2MISFET上に形成される層間絶縁膜とを備え、前記第1及び第2MISFETのゲート電極の側壁には、それぞれ、前記ゲート電極に隣接し、前記層間絶縁膜よりもエッチング速度が実質的に遅い第1側壁膜と、前記第1側壁膜に隣接し、前記第1側壁膜よりもエッチング速度が実質的に速い第2側壁膜とが配置され、前記第1MISFETの拡散層に対する第1コンタクトは、前記第1側壁膜に隣接し、前記第1コンタクトが形成されるコンタクトホール内で前記第2側壁膜が除去され、前記第2MISFETの拡散層に対する第2コンタクトは、前記第1及び第2側壁膜にオーバーラップしない位置に形成される。
本発明によれば、低電圧で動作するMISFETについては、セルフアラインコンタクト技術と短いLDDによりコンタクト抵抗の増加なしにLSIの集積度の向上を達成し、同時に、高電圧で動作するMISFETについては、長いLDDと、ゲート電極とコンタクトホールの十分な合せ余裕とを確保することで、十分な耐圧を得ることができる。
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
図1は、本発明の第1実施の形態に関わるセルフアラインコンタクト技術を適用したMISFETを有する半導体装置を示している。
この半導体装置は、低い電圧(例えば、電源電圧)で動作する通常のMISFET(通常トランジスタ)と、高い電圧(例えば、昇圧電圧)で動作する高耐圧のMISFET(高耐圧トランジスタ)とを有している。
まず、通常トランジスタの構成について述べる。
半導体基板21上には、ゲート絶縁膜22aが形成され、ゲート絶縁膜22a上には、ゲート電極23aが形成されている。ゲート電極23a上には、コンタクトホール29aの形成時のマスクとして機能するキャップ絶縁膜32aが形成されている。ゲート電極23a及びキャップ絶縁膜32aの側壁には、サイドウォールが形成されている。
サイドウォールは、互いに異なる材料から構成される2種類の側壁膜24a,25aを有している。
側壁膜24aは、ゲート電極23a及びキャップ絶縁膜32aに隣接して配置され、層間絶縁膜28に対してエッチング選択比を有する材料から構成される。つまり、側壁膜24aは、コンタクトホール29aの形成時にほとんどエッチングされることがないような材料、例えば、層間絶縁膜28がシリコン酸化膜から構成される場合にはシリコン窒化膜から構成される。
側壁膜25aは、側壁膜24aに隣接して配置され、層間絶縁膜28と実質的に同一のエッチング速度を有する材料から構成される。つまり、側壁膜25aは、コンタクトホール29aの形成時に、層間絶縁膜28と一緒にエッチングされてしまうような材料、例えば、層間絶縁膜28と同じ材料(例えば、シリコン酸化膜)から構成される。
なお、側壁膜25aは、導電体及び絶縁体のいずれから構成されていてもよいが、側壁膜24aは、絶縁体から構成されるのがよい。ゲート電極23aとコンタクトプラグ30aの絶縁性を確保するためである。また、コンタクトホール29aが形成される部分において、側壁膜25aは存在しないが、少なくとも側壁膜24aは存在する。即ち、ゲート電極23aとコンタクトプラグ30aの絶縁性は、側壁膜24aにより確保されている。
側壁膜24a直下の半導体基板11中には、LDDと呼ばれる低い不純物濃度を有する拡散層26aが形成されている。つまり、通常トランジスタのLDD長は、側壁膜24aの厚さにほぼ等しくなる。拡散層26aに隣接して、拡散層26aよりも高い不純物濃度を有する拡散層27aが形成されている。半導体基板11上には、MISFETを完全に覆う層間絶縁膜28が形成されている。
層間絶縁膜28には、拡散層27aに達するコンタクトホール29aが形成されている。コンタクトホール29aは、側壁膜24aとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。同様に、コンタクトホール29aは、ゲート電極23aとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。コンタクトホール29a内においては、側壁膜25aが存在することはない。
コンタクトホール17内には、例えば、タングステン(W)からなるコンタクトプラグ30aが形成されている。コンタクトプラグ30a上には、金属配線31aが形成されている。
次に、高耐圧トランジスタの構成について述べる。
半導体基板21上には、ゲート絶縁膜22bが形成され、ゲート絶縁膜22b上には、ゲート電極23bが形成されている。ゲート電極23b上には、キャップ絶縁膜32bが形成されている。ゲート電極23b及びキャップ絶縁膜32bの側壁には、サイドウォールが形成されている。
サイドウォールは、互いに異なる材料から構成される2種類の側壁膜24b,25bを有している。
側壁膜24bは、ゲート電極23b及びキャップ絶縁膜32bに隣接して配置され、層間絶縁膜28に対してエッチング選択比を有する材料から構成される。層間絶縁膜28がシリコン酸化膜から構成される場合、側壁膜24bは、例えば、シリコン窒化膜から構成される。側壁膜25bは、側壁膜24bに隣接して配置され、層間絶縁膜28と実質的に同一のエッチング速度を有する材料から構成される。側壁膜25bは、例えば、層間絶縁膜28と同じ材料(例えば、シリコン酸化膜)から構成される。
なお、高耐圧トランジスタにおいては、コンタクトホール29bが、ゲート電極23b及び側壁膜24b,25bのいずれともオーバーラップしないように、ゲート電極23bとコンタクトホール29bの合せ余裕は、十分に確保されている。つまり、高耐圧トランジスタについては、セルフアラインコンタクト技術を適用しない。
側壁膜24b,25b直下の半導体基板11中には、LDDと呼ばれる低い不純物濃度を有する拡散層26bが形成されている。即ち、高耐圧トランジスタのLDD長は、通常トランジスタのLDD長に比べて、側壁膜25bの厚さ分だけ長くなっている。また、拡散層26bに隣接して、拡散層26bよりも高い不純物濃度を有する拡散層27bが形成されている。
半導体基板11上には、MISFETを完全に覆う層間絶縁膜28が形成されている。層間絶縁膜28には、拡散層27bに達するコンタクトホール29bが形成されている。コンタクトホール29bは、側壁膜24b,25bとオーバーラップしないように形成される。
コンタクトホール29b内には、例えば、タングステン(W)からなるコンタクトプラグ30bが形成されている。コンタクトプラグ30b上には、金属配線31bが形成されている。
上記構成を有する半導体装置によれば、MISFETのゲート電極の側壁には、2種類の異なる材料から構成されるサイドウォールが形成されている。即ち、サイドウォールは、層間絶縁膜28に対してエッチング選択比を有する側壁膜24a,24bと、層間絶縁膜28と実質的に同じエッチング速度を有する側壁膜25a,25bとから構成されている。
そして、低い電圧で動作する通常トランジスタにおいては、ゲート電極23aとコンタクトホール29aの間には、側壁膜24aが存在し、側壁膜25aは存在しない。当然、ゲート電極23aとコンタクトホール29aの間以外のゲート電極23aの周囲においては、側壁膜24a,25aが共に存在する。また、側壁膜24aの直下のみにLDDとして機能する拡散層26aが形成されている。
よって、セルフアラインコンタクトと短いLDDにより、コンタクト抵抗を増加させることなく、LSIの集積度の向上を図ることができる。
また、高い電圧で動作する高耐圧トランジスタにおいては、コンタクトホール29bは、側壁膜24b,25bのいずれともオーバーラップしていない。また、側壁膜24b,25bの直下にLDDとして機能する拡散層26bが形成されている。
よって、長いLDDにより、高耐圧トランジスタの拡散層(ドレイン)の耐圧を確保することができる。
このように、セルフアラインコンタクト技術により集積度の向上を図りたいMISFETとドレイン拡散層の耐圧を十分に確保したいMISFETとを同一基板に形成する場合において、LSIの集積度の向上と高耐圧トランジスタのドレイン耐圧の向上を同時に達成することができる。
図2は、本発明の第2実施の形態に関わるセルフアラインコンタクト技術を適用したMISFETを有する半導体装置を示している。図3は、図2のIII−III線に沿う断面図である。
この半導体装置は、2層の積層(スタック)ゲート構造を有するメモリセルからなるメモリセル部、低い電圧(例えば、電源電圧)で動作する通常のMISFET(通常トランジスタ)からなる周辺回路部、及び、高い電圧(例えば、昇圧電圧)で動作する高耐圧のMISFET(高耐圧トランジスタ)からなる周辺回路部とを備えるフラッシュEEPRROMである。
まず、周辺回路部の通常トランジスタの構成について述べる。
P型半導体基板(ウェル領域でも構わない。)21上には、ゲート絶縁膜22aが形成され、ゲート絶縁膜22a上には、ゲート電極23aが形成されている。ゲート電極23a上には、コンタクトホール29aの形成時のマスクとして機能するキャップ絶縁膜32aが形成されている。ゲート電極23a及びキャップ絶縁膜32aの側壁には、サイドウォールが形成されている。
サイドウォールは、互いに異なる材料から構成される2種類の側壁膜24a,25aを有している。
側壁膜24aは、ゲート電極23a及びキャップ絶縁膜32aに隣接して配置され、層間絶縁膜28に対してエッチング選択比を有する材料から構成される。つまり、側壁膜24aは、コンタクトホール29aの形成時にほとんどエッチングされることがないような材料、例えば、層間絶縁膜28がシリコン酸化膜から構成される場合にはシリコン窒化膜から構成される。
側壁膜25aは、側壁膜24aに隣接して配置され、層間絶縁膜28と実質的に同一のエッチング速度を有する材料から構成される。つまり、側壁膜25aは、コンタクトホール29aの形成時に、層間絶縁膜28と一緒にエッチングされてしまうような材料、例えば、層間絶縁膜28と同じ材料(例えば、シリコン酸化膜)から構成される。
なお、側壁膜25aは、導電体及び絶縁体のいずれから構成されていてもよいが、側壁膜24aは、絶縁体から構成されるのがよい。ゲート電極23aとコンタクトプラグ30aの絶縁性を確保するためである。また、コンタクトホール29aが形成される部分において、側壁膜25aは存在しないが、少なくとも側壁膜24aは存在する。即ち、ゲート電極23aとコンタクトプラグ30aの絶縁性は、側壁膜24aにより確保されている。
側壁膜24a直下の半導体基板11中には、LDDと呼ばれる低い不純物濃度を有するN− 型拡散層26aが形成されている。つまり、通常トランジスタのLDD長は、側壁膜24aの厚さにほぼ等しくなる。N− 型拡散層26aに隣接して、N− 型拡散層26aよりも高い不純物濃度を有するN+ 型拡散層27aが形成されている。半導体基板11上には、MISFETを完全に覆う層間絶縁膜28が形成されている。
層間絶縁膜28には、N+ 型拡散層27aに達するコンタクトホール29aが形成されている。コンタクトホール29aは、側壁膜24aとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。同様に、コンタクトホール29aは、ゲート電極23aとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。コンタクトホール29a内においては、側壁膜25aが存在することはない。
コンタクトホール17内には、例えば、タングステン(W)からなるコンタクトプラグ30aが形成されている。コンタクトプラグ30a上には、金属配線31aが形成されている。層間絶縁膜28上には、金属配線31aを完全に覆う層間絶縁膜34が形成されている。
次に、周辺回路部の高耐圧トランジスタの構成について述べる。
P型半導体基板(ウェル領域でも構わない。)21上には、ゲート絶縁膜22bが形成され、ゲート絶縁膜22b上には、ゲート電極23bが形成されている。ゲート電極23b上には、キャップ絶縁膜32bが形成されている。ゲート電極23b及びキャップ絶縁膜32bの側壁には、サイドウォールが形成されている。
サイドウォールは、互いに異なる材料から構成される2種類の側壁膜24b,25bを有している。
側壁膜24bは、ゲート電極23b及びキャップ絶縁膜32bに隣接して配置され、層間絶縁膜28に対してエッチング選択比を有する材料から構成される。層間絶縁膜28がシリコン酸化膜から構成される場合、側壁膜24bは、例えば、シリコン窒化膜から構成される。側壁膜25bは、側壁膜24bに隣接して配置され、層間絶縁膜28と実質的に同一のエッチング速度を有する材料から構成される。側壁膜25bは、例えば、層間絶縁膜28と同じ材料(例えば、シリコン酸化膜)から構成される。
なお、高耐圧トランジスタにおいては、コンタクトホール29bが、ゲート電極23b及び側壁膜24b,25bのいずれともオーバーラップしないように、ゲート電極23bとコンタクトホール29bの合せ余裕は、十分に確保されている。つまり、高耐圧トランジスタについては、セルフアラインコンタクト技術を適用しない。
側壁膜24b,25b直下の半導体基板11中には、LDDと呼ばれる低い不純物濃度を有するN− 型拡散層26bが形成されている。即ち、高耐圧トランジスタのLDD長は、通常トランジスタのLDD長に比べて、側壁膜25bの厚さ分だけ長くなっている。また、N− 型拡散層26bに隣接して、N− 型拡散層26bよりも高い不純物濃度を有するN+ 型拡散層27bが形成されている。
半導体基板11上には、MISFETを完全に覆う層間絶縁膜28が形成されている。層間絶縁膜28には、N+ 型拡散層27bに達するコンタクトホール29bが形成されている。コンタクトホール29bは、側壁膜24b,25bとオーバーラップしないように形成される。
コンタクトホール17内には、例えば、タングステン(W)からなるコンタクトプラグ30bが形成されている。コンタクトプラグ30b上には、金属配線31bが形成されている。層間絶縁膜28上には、金属配線31bを完全に覆う層間絶縁膜34が形成されている。
次に、メモリセル部のメモリセルの構成について述べる。
P型半導体基板(ウェル領域でも構わない。)21上には、ゲート絶縁膜22cが形成され、ゲート絶縁膜22c上には、フローティングゲート電極23Acが形成されている。フローティングゲート電極23Ac上には、絶縁膜(例えば、いわゆるONO膜)33を経由してコントロールゲート電極23Bcが形成されている。
コントロールゲート電極23Bc上には、コンタクトホール29cの形成時のマスクとして機能するキャップ絶縁膜32cが形成されている。フローティングゲート電極23Ac、コントロールゲート電極23Bc及びキャップ絶縁膜32cの側壁には、サイドウォールが形成されている。
サイドウォールは、互いに異なる材料から構成される2種類の側壁膜24c,25cを有している。
側壁膜24cは、フローティングゲート電極23Ac、コントロールゲート電極23Bc及びキャップ絶縁膜32cに隣接して配置され、層間絶縁膜28に対してエッチング選択比を有する材料から構成される。つまり、側壁膜24cは、コンタクトホール29cの形成時にほとんどエッチングされることがないような材料、例えば、層間絶縁膜28がシリコン酸化膜から構成される場合にはシリコン窒化膜から構成される。
側壁膜25cは、側壁膜24cに隣接して配置され、層間絶縁膜28と実質的に同一のエッチング速度を有する材料から構成される。つまり、側壁膜25cは、コンタクトホール29cの形成時に、層間絶縁膜28と一緒にエッチングされてしまうような材料、例えば、層間絶縁膜28と同じ材料(例えば、シリコン酸化膜)から構成される。
なお、側壁膜25cは、導電体及び絶縁体のいずれから構成されていてもよいが、側壁膜24cは、絶縁体から構成されるのがよい。各ゲート電極23Ac,23Bcとコンタクトプラグ30cの絶縁性を確保するためである。また、コンタクトホール29cが形成される部分において、側壁膜25cは存在しないが、少なくとも側壁膜24cは存在する。即ち、各ゲート電極23Ac,23Bcとコンタクトプラグ30cの絶縁性は、側壁膜24cにより確保されている。
側壁膜24c,25cの直下を含む半導体基板11中には、低い不純物濃度を有する拡散層26cN,26cP及び高い不純物濃度を有する拡散層27cが形成されている。なお、メモリセルのドレインは、N+拡散層27cとP−拡散層26cPから構成され、ソースは、N+拡散層27cとN−拡散層26cNから構成される。
半導体基板11上には、MISFETを完全に覆う層間絶縁膜28が形成されている。層間絶縁膜28には、拡散層27cに達するコンタクトホール29cが形成される。コンタクトホール29cは、側壁膜24cとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。同様に、コンタクトホール29cは、コントロールゲート電極23Bc及びフローティングゲート電極23Acとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。コンタクトホール29c内には、側壁膜25cが配置されることはない。
コンタクトホール29c内には、例えば、タングステン(W)からなるコンタクトプラグ30cが形成されている。コンタクトプラグ30c上には、金属配線31cが形成されている。層間絶縁膜28上には、金属配線31cを完全に覆う層間絶縁膜34が形成されている。
上記構成を有する半導体装置によれば、MISFETのゲート電極の側壁には、2種類の異なる材料から構成されるサイドウォールが形成されている。即ち、サイドウォールは、層間絶縁膜28に対してエッチング選択比を有する側壁膜24a,24b,24cと、層間絶縁膜28と実質的に同じエッチング速度を有する側壁膜25a,25b,25cとから構成されている。
そして、低い電圧で動作する通常トランジスタにおいては、ゲート電極23aとコンタクトホール29aの間には、側壁膜24aが存在し、側壁膜25aは存在しない。当然、ゲート電極23aとコンタクトホール29aの間以外のゲート電極23aの周囲には、側壁膜24a,25aの双方が存在する。また、通常トランジスタでは、側壁膜24aの直下のみにLDDとして機能する拡散層26aが形成されている。
よって、低い電圧で動作する通常トランジスタからなる周辺回路部では、セルフアラインコンタクト技術により、コンタクト抵抗の増加なく、通常トランジスタの占有面積の縮小などを達成できる。また、通常トランジスタにおいては、短いLDDにより、さらに、LSIの集積度の向上を図ることができる。
また、高い電圧で動作する高耐圧トランジスタにおいては、コンタクトホール29bは、側壁膜24b,25bのいずれともオーバーラップしていない。また、側壁膜24b,25bの直下にLDDとして機能する拡散層26bが形成されている。
よって、高い電圧で動作する高耐圧トランジスタからなる周辺回路では、長いLDDにより、高耐圧トランジスタのドレイン拡散層の耐圧を例えば10V以上確保することができる。
また、メモリセル部のメモリセルにおいては、フローティングゲート電極23Ac及びコントロールゲート電極23Bcとコンタクトホール29cとの間には、側壁膜24cが存在し、側壁膜25cは存在しない。フローティングゲート電極23Ac及びコントロールゲート電極23Bcとコンタクトホール29cとの間以外のその他の部分では、側壁膜24c,25cの双方が残存している。
よって、メモリセル部では、セルフアラインコンタクト技術により、コンタクト抵抗の増加なく、フラッシュEEPROMのメモリセルの占有面積の縮小などを達成できる。
このように、セルフアラインコンタクト技術により集積度の向上を図りたいMISFETとドレイン拡散層の耐圧を十分に確保したいMISFETとを同一基板に形成する場合において、LSIの集積度の向上と高耐圧トランジスタのドレイン耐圧の向上を同時に達成することができる。
なお、上述の半導体装置では、Nチャネル型MISFETについて説明したが、本発明がPチャネル型MISFETにも適用できることは明白である。
次に、図2及び図3に示すフラッシュEEPROMの製造方法について説明する。
まず、図4に示すように、周辺回路部における通常トランジスタのゲート電極23a及び高耐圧トランジスタのゲート電極23bを形成し、かつ、メモリセル部におけるメモリセルのフローティングゲート電極23Ac及びコントロールゲート電極23Bcを形成する。
ここで、ゲート電極23a,23b、フローティングゲート電極23Ac及びコントロールゲート電極23Bcの形成手法としては、周知の技術を適用する。例えば、周辺回路部では、各層を形成した後にPEPとRIEを行うことでゲート電極23a,23bが形成される。メモリセル部では、第1層目のポリシリコンを形成し、スリットを形成した後、第2層目のポリシリコンを形成し、この後、PEPとRIEを行うことでフローティングゲート電極23Ac及びコントロールゲート電極23Bcが形成される。
なお、22a〜22cは、ゲート絶縁膜(例えば、シリコン酸化膜)、33は、絶縁膜(例えば、いわゆるONO膜)、32a〜32cは、キャップ絶縁膜(例えば、シリコン窒化膜)である。
次に、図5に示すように、熱酸化を行い、P型半導体基板21、ゲート電極23a,23b、フローティングゲート電極23Ac及びコントロールゲート電極23Bcの表面にそれぞれ酸化膜35を形成する。この後、イオン注入工程が行われる。
周辺回路部の通常トランジスタ(例えば、2.5Vで動作するCMOS回路を構成するNチャネル型MISFET)に対しては、LDDを形成するために、ゲート電極23aをマスクにしてセルフアラインによりリン(P)とヒ素(As)をイオン注入する。ヒ素のドーズ量は、1×1014cm−2以上が適当であり、リンのドーズ量は、ヒ素のドーズ量よりも一桁程度少ない値とするのがよい。これら不純物は、後に行われるアニール工程によって活性化され、拡散層26aとなる。
周辺回路部の高耐圧トランジスタ(例えば、メモリセルを駆動する回路を構成するドレイン耐圧が10V以上のNチャネル型MISFET)に対しては、LDDを形成するために、ゲート電極23bをマスクにしてセルフアラインによりリン(P)をイオン注入する。このときのリンのドーズ量は、通常トランジスタの場合よりも低濃度の例えば5×1013cm−2程度とする。この不純物は、後に行われるアニール工程により活性化され、拡散層26bとなる。
メモリセル部のメモリセル(例えば、NOR型フラッシュEEPROMの各メモリセル)に対しては、ソース拡散層及びドレイン拡散層を形成するためのイオン注入を行う。例えば、ソース拡散層となる部分には、ヒ素とリンをイオン注入し、ドレイン拡散層となる部分には、ヒ素とボロン(B)をイオン注入する。これら不純物は、後に行われるアニール工程により活性化され、ソース拡散層26cN,27c及びドレイン拡散層26cP,27cとなる。
次に、図6に示すように、LPCVD法を用いて、半導体基板21上の全面に、シリコン窒化膜(層間絶縁膜に対してエッチング選択比を有する材料)24を厚さT1(例えば、100nm程度)で形成する。この後、RIE法を用いて、シリコン窒化膜24をエッチバックする。
その結果、図7に示すように、周辺回路部の通常トランジスタのゲート電極23aの側壁には、側壁膜24aが形成され、周辺回路部の高耐圧トランジスタのゲート電極23bの側壁には、側壁膜24bが形成され、メモリセル部のフローティングゲート電極23Ac及びコントロールゲート電極23Bcの側壁には、側壁膜24cが形成される。
なお、シリコン窒化膜24の厚さT1は、側壁膜24a,24b,24cの厚さ(幅)にほぼ等しくなる。
次に、図8に示すように、周辺回路部の通常トランジスタに対して、高い不純物濃度を有する拡散層を形成するために、半導体基板21上にレジストパターン36を形成する。このレジストパターン36は、通常トランジスタが形成される周辺回路部のみに開口を有するように形成される。
そして、ゲート電極23a、側壁膜24a及びレジストパターン36をマスクにして、セルフアラインにより、ヒ素をドーズ量5×1015cm−2程度でイオン注入する。この後、レジストパターン36は、除去される。この不純物は、後に行われるアニール工程によって活性化され、拡散層27aとなる。
よって、周辺回路部の通常トランジスタは、LDD長が側壁膜24aの厚さT1(例えば、100nm)にほぼ等しく、寄生抵抗が小さい高性能なMISFETとなる。
次に、図9に示すように、LPCVD法を用いて、半導体基板21上の全面に、シリコン酸化膜(層間絶縁膜とエッチング速度が同じになる材料)を厚さT2(例えば、100nm程度)で形成する。
この後、RIE法を用いて、シリコン酸化膜をエッチバックすると、周辺回路部の通常トランジスタの側壁膜24aの側壁には、側壁膜25aが形成され、周辺回路部の高耐圧トランジスタの側壁膜24bの側壁には、側壁膜25bが形成され、メモリセル部のメモリセルの側壁膜24cの側壁には、側壁膜25cが形成される。
なお、シリコン酸化膜の厚さT2は、側壁膜25a,25b,25cの厚さ(幅)にほぼ等しくなる。また、シリコン酸化膜中にリンをドープし、シリコン酸化膜中の可動イオンの影響を少なくしてもよい。
次に、図10に示すように、周辺回路部の高耐圧トランジスタに対して、高い不純物濃度を有する拡散層を形成するために、半導体基板21上にレジストパターン37を形成する。このレジストパターン37は、高耐圧トランジスタが形成される周辺回路部のみに開口を有するように形成される。
そして、ゲート電極23b、側壁膜24b,25b及びレジストパターン37をマスクにして、セルフアラインにより、ヒ素をドーズ量5×1015cm−2程度でイオン注入する。この後、レジストパターン37は、除去される。この不純物は、後に行われるアニール工程によって活性化され、拡散層27bとなる。
よって、周辺回路部の高耐圧トランジスタは、LDD長が側壁膜24b,25bの厚さT1+T2(例えば、200nm)にほぼ等しく、ドレイン耐圧が10V以上の高性能なMISFETとなる。
次に、図11に示すように、LPCVD法を用いて、半導体基板21上の全面に、メモリセル及びMISFETを覆う層間絶縁膜28を形成する。層間絶縁膜28は、例えば、ボロンとリンを含むシリコン酸化膜(BPSG膜)から構成される。この後、平坦化プロセス(例えば、CMPプロセス)を用いて、層間絶縁膜28の表面を平坦にする。
また、PEPにより、層間絶縁膜28上にレジストパターン38を形成する。レジストパターン38は、メモリセルのドレイン拡散層に対するコンタクトホールのパターンと周辺回路部のMISFETの拡散層に対するコンタクトホールのパターンとを含んでいる。
周辺回路部の通常トランジスタにおいて、レジストの開口部38aとゲート電極23aの設計上の間隔は、例えば、約100nm(側壁膜24aの厚さT1と同じ程度)にする。周辺回路部の高耐圧トランジスタにおいて、レジストの開口部38bとゲート電極23bの設計上の間隔は、T(=T1+T2+α)にする。なお、αは、フォトリソグラフィ時の合せずれを考慮したマージンである。また、メモリセル部のメモリセルにおいて、レジストの開口部38cとコントロールゲート電極23Bcの設計上の間隔は、例えば、約100nm(側壁膜24cの厚さT1と同じ程度)にする。
そして、レジストパターン38をマスクにして、RIEにより層間絶縁膜28をエッチングする。この後、レジストパターン38は、除去される。
その結果、図12に示すように、層間絶縁膜28には、コンタクトホール29a,29b,29cが形成される。
周辺回路部の通常トランジスタにおいては、フォトリソグラフィ時の合せずれにより、レジストの開口部38aがゲート電極23a側に100nm程度ずれたとしても、側壁膜24aが存在するため、コンタクトホール29a内にゲート電極23aが露出することはない。
一方、側壁膜25aは、層間絶縁膜28と同じエッチング速度を有するため、ほぼ完全に除去される。つまり、コンタクトホール29aの底面に露出する半導体基板21の面積(コンタクト面積)が大きくなるため、コンタクト抵抗が低減される。
周辺回路部の高耐圧トランジスタにおいては、フォトリソグラフィ時の合せずれにより、レジストの開口部38bがゲート電極23b側に100nm程度ずれたとしても、予め合せずれのマージンαを確保しているため、側壁膜24b,25bがエッチングされることはない。
メモリセル部のメモリセルにおいては、フォトリソグラフィ時の合せずれにより、レジストの開口部38cがゲート電極23c側に100nm程度ずれたとしても、側壁膜24cが存在するため、コンタクトホール29c内にフローティングゲート電極23Ac及びコントロールゲート電極23Bcが露出することはない。
一方、側壁膜25cは、層間絶縁膜28と同じエッチング速度を有するため、ほぼ完全に除去される。つまり、コンタクトホール29cの底面に露出する半導体基板21の面積(コンタクト面積)が大きくなるため、コンタクト抵抗が低減される。
次に、図13に示すように、コンタクトホール29a,29b,29c内に、例えば、タングステンからなるコンタクトプラグ30a,30b,30cを形成する。具体的には、コンタクトプラグ30a,30b,30cは、CVD法とCMP法の適用により、コンタクトホール29a,29b,29c内のみに満たされる。
コンタクトプラグ30a,30b,30c上には、金属配線31a,31b,31cが形成される。層間絶縁膜28上には、さらに、金属配線31a,31b,31cを覆う層間絶縁膜34が形成される。
なお、本実施の形態では、2種類の異なる材料から構成されるサイドウォールの境界と2種類の拡散層の境界がほぼ一致するものとして説明しているが、本発明において、熱工程による活性化時に濃度の高い拡散層が延びて、両境界が完全には一致しなくなっても何ら差し支えない。
以上、説明したように、本発明の半導体装置によれば、次のような効果を奏する。
MISFETのゲート電極の側壁には、2種類の異なる材料から構成されるサイドウォールが形成されている。即ち、サイドウォールは、層間絶縁膜に対してエッチング選択比を有する第1側壁膜と、層間絶縁膜と実質的に同じエッチング速度を有する第2側壁膜とから構成されている。
そして、低い電圧で動作する通常トランジスタにおいては、ゲート電極とコンタクトホールの間には、第1側壁膜が存在し、第2側壁膜は存在しない。また、第1側壁膜の直下のみにLDDとして機能する拡散層が形成されている。
よって、セルフアラインコンタクトと短いLDDにより、コンタクト抵抗の増加なく、LSIの集積度の向上を図ることができる。
また、高い電圧で動作する高耐圧トランジスタにおいては、コンタクトホールは、第1及び第2側壁膜のいずれともオーバーラップしていない。また、第1及び第2側壁膜の直下にLDDとして機能する拡散層が形成されている。
よって、長いLDDにより、高耐圧トランジスタのドレイン拡散層の耐圧を10V以上確保することができる。
また、メモリセル部のメモリセルにおいては、フローティングゲート電極及びコントロールゲート電極とコンタクトホールとの間には、第1側壁膜が存在し、第2側壁膜は存在しない。また、第1側壁膜の直下のみにLDDとして機能する拡散層が形成されている。
よって、セルフアラインコンタクトにより、コンタクト抵抗の増加なく、メモリセルアレイの集積度の向上を図ることができる。
このように、セルフアラインコンタクト技術により集積度の向上を図りたいMISFET(メモリセルを含む)と、拡散層の耐圧を十分に確保したいMISFETとを同一基板に形成する場合において、コンタクト抵抗の増加なく、LSI(又はメモリセルアレイ)の集積度の向上と高耐圧トランジスタのドレイン耐圧の向上を同時に達成することができる。
11,21 :半導体基板、
12,22a,22b,22c :ゲート絶縁膜、
13,23a,23b :ゲート電極、
14 :側壁絶縁膜、
15a,26a,26b,26c :低濃度拡散層(LDD)、
15b,27a,27b,27c :高濃度拡散層、
16,28,34 :層間絶縁膜、
17,29a,29b,29c :コンタクトホール、
18,30a,30b,30c :コンタクトプラグ、
19,31a,31b,31c :金属配線、
20,32a,32b,32c :キャップ絶縁膜、
23Ac :フローティングゲート電極、
23Bc :コントロールゲート電極、
24a,24b,24c :第1側壁膜、
25a,25b,25c :第2側壁膜、
33 :絶縁膜(ONO膜)、
35 :酸化膜、
36,37,38 :レジストパターン。
12,22a,22b,22c :ゲート絶縁膜、
13,23a,23b :ゲート電極、
14 :側壁絶縁膜、
15a,26a,26b,26c :低濃度拡散層(LDD)、
15b,27a,27b,27c :高濃度拡散層、
16,28,34 :層間絶縁膜、
17,29a,29b,29c :コンタクトホール、
18,30a,30b,30c :コンタクトプラグ、
19,31a,31b,31c :金属配線、
20,32a,32b,32c :キャップ絶縁膜、
23Ac :フローティングゲート電極、
23Bc :コントロールゲート電極、
24a,24b,24c :第1側壁膜、
25a,25b,25c :第2側壁膜、
33 :絶縁膜(ONO膜)、
35 :酸化膜、
36,37,38 :レジストパターン。
Claims (11)
- 半導体基板上に形成され、第1電圧により動作し、LDDを有する第1MISFETと、前記半導体基板上に形成され、前記第1電圧よりも高い第2電圧により動作し、前記第1MISFETのLDDよりも長いLDDを有する第2MISFETと、前記第1及び第2MISFET上に形成される層間絶縁膜とを具備し、
前記第1及び第2MISFETのゲート電極の側壁には、それぞれ、前記ゲート電極に隣接し、前記層間絶縁膜よりもエッチング速度が実質的に遅い第1側壁膜と、前記第1側壁膜に隣接し、前記第1側壁膜よりもエッチング速度が実質的に速い第2側壁膜とが配置され、
前記第1MISFETの拡散層に対する第1コンタクトは、前記第1側壁膜に隣接し、前記第1コンタクトが形成されるコンタクトホール内で前記第2側壁膜が除去され、前記第2MISFETの拡散層に対する第2コンタクトは、前記第1及び第2側壁膜にオーバーラップしない位置に形成される
ことを特徴とする半導体装置。 - 前記第1及び第2MISFETは、それぞれ、第1拡散層と、前記第1拡散層よりも高い不純物濃度を有する第2拡散層とを有し、前記第1拡散層は、前記第1側壁膜の直下に対応して配置されることを特徴とする請求項1記載の半導体装置。
- 前記ゲート電極上には、前記第1側壁膜と実質的に同じエッチング速度を有するキャップ絶縁膜が配置されることを特徴とする請求項1記載の半導体装置。
- 前記第1側壁膜及び前記キャップ膜は、共にシリコン窒化膜であることを特徴とする請求項3記載の半導体装置。
- 前記第2側壁膜は、前記層間絶縁膜と実質的に同じエッチング速度を有することを特徴とする請求項1記載の半導体装置。
- 前記コンタクトホール内で前記第1側壁膜が残存していることを特徴とする請求項1記載の半導体装置。
- 前記第1側壁膜は、シリコン窒化膜であり、前記第2側壁膜は、シリコン酸化膜であることを特徴とする請求項1記載の半導体装置。
- 前記第2側壁膜は、リンを不純物として含有するシリコン酸化膜であることを特徴とする請求項1記載の半導体装置。
- 前記第1MISFETのゲート電極から前記第1コンタクトまでの距離は、前記第2MISFETのゲート電極から前記第2コンタクトまでの距離よりも短いことを特徴とする請求項1記載の半導体装置。
- 前記第2MISFETは、メモリセルを駆動することを特徴とする請求項1記載の半導体装置。
- 前記第1電圧は、前記第1MISFETの拡散層に印加され、前記第2電圧は、前記第2MISFETの拡散層に印加されることを特徴とする請求項1記載の半導体装置。
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