KR100753051B1 - 새들형 핀 트랜지스터 제조방법 - Google Patents

새들형 핀 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 소자 분리막의 리세스되는 정도를 제어하여 핀 높이를 안정적으로 제어하고, 이를 통해 소자의 특성을 향상시킬 수 있는 새들형 핀 트랜지스터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계와, 핀 마스크를 이용한 제1 식각공정을 실시하여 상기 기판의 액티브 영역을 일정 깊이로 리세스하는 단계와, 상기 핀 마스크를 이용한 제2 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계와, 상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 이종의 물질 막을 제거하여 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
핀 트랜지스터, 리세스 트랜지스터, 새들형 핀 트랜지스터

Description

새들형 핀 트랜지스터 제조방법{METHOD FOR MANUFACTURING SADDLE TYPE FIN TRANSISTOR}
도 1은 일반적인 핀(fin) 트랜지스터를 도시한 단면도.
도 2는 일반적인 리세스(recess) 트랜지스터를 도시한 단면도.
도 3은 일반적인 트랜지스터들을 도시한 단면도.
도 4는 종래기술에 따른 새들형 핀 트랜지스터를 도시한 평면도.
도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도.
도 6은 도 5에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.
도 7a 내지 도 7e는 도 5에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.
도 8은 종래기술에 따른 새들형 핀 트랜지스터의 Ⅱ-Ⅱ' 절취선을 따라 도시한 SEM 사진.
도 9는 본 발명의 실시예에 따른 새들형 핀 트랜지스터를 도시한 사시도.
도 10은 도 9에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.
도 11a 내지 도 11f는 도 9에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 소자 분리막
12, 112 : 핀 마스크
14, 114 : 새들형 핀
15, 115 : 게이트 산화막
16, 116 : 폴리 실리콘막
17, 117 : 도전막
111a : 제1 산화막
111b : 이종의 물질 막
111c : 제2 산화막
본 발명은 반도체 제조기술에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자 인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
수직채널을 갖는 트랜지스터 중 하나가 핀(fin) 트랜지스터이다. 일반적인 핀 트랜지스터가 도 1에 도시되었다. 도 1에 도시된 바와 같이, 핀 트랜지스터는 소자 분리막(3) 간의 기판 상부가 핀(fin)(2) 형태로 형성된 구조를 가지며, 이 핀(2)의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감소시킬 수는 있으나, 유효채널길이를 증가시키는데는 한계가 있다. 한편, 수직채널을 갖는 트랜지스터 중 다른 하나가 도 2에 도시된 리세스형(또는, 트렌치(trench)형) 트랜지스터이다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압(Threshold Voltage)이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다.
도 3에 도시된 바와 같이, 핀 트랜지스터와 리세스 트랜지스터를 혼합한 구조가 새들형 핀 트랜지스터이다. 새들형 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀 트랜지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
이하, 종래기술에 따른 새들형 핀 트랜지스터의 구조 및 제조방법을 설명하기로 한다.
도 4는 종래기술에 따른 새들형 핀 트랜지스터의 구조를 설명하기 위하여 도 시한 평면도이고, 도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도이고, 도 6의 (a)와 (b)는 각각 도 5에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 7a 내지 도 7e는 제조방법을 설명하기 위한 공정 사시도이다.
도 4 내지 도 6, 및 도 7a를 참조하면, STI(Shallow Trench Isolation) 공정을 실시하여 기판(10) 내에 소자 분리막(11)을 형성한다. 이때, STI 공정은 다음과 같은 방법으로 실시된다. 먼저, 기판(10) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적으로 적층(산화공정과 증착공정을 진행)한 후 STI 마스크를 이용한 식각공정을 실시하여 기판(10) 내에 트렌치(trench)를 형성한다. 그런 다음, 트렌치가 매립되도록 단일막으로 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치 내부에 고립된 소자 분리막(11)을 형성한다.
이어서, 포토공정을 실시하여 도 5에 도시된 게이트(Gate)와 동일한 형태를 갖는 핀 마스크(fin mask)(12)를 기판(10) 상에 형성한다. 이때, 포토공정은 감광막 도포공정, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 포함한다.
이어서, 도 4 내지 도 6, 및 도 7b에 도시된 바와 같이, 핀 마스크(12)를 이용한 식각공정을 실시하여 새들형 핀(14)을 형성한다. 이때, 식각공정은 실리콘 기판(10)과 소자 분리막(11) 간의 식각 선택비가 최대한 높은 조건으로 실시하여 먼저 소자 분리막(11)을 식각한 후 실리콘 기판(10)을 식각하거나, 먼저 실리콘 기판 (10)을 식각한 후 소자 분리막(11)을 식각한다.
이어서, 도 4 내지 도 6, 및 도 7c에 도시된 바와 같이, 핀 마스크(12)를 제거한다.
이어서, 도 4 내지 도 6, 및 도 7d에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(10) 표면에 게이트 산화막(15)을 형성한다.
이어서, 도 4 내지 도 6, 및 도 7e에 도시된 바와 같이, 핀(14)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(16)과 도전막(17)을 순차적으로 증착한다.
이후, 게이트를 형성하기 위한 게이트 마스크를 이용한 식각공정을 실시하여 도 5 및 도 6에 도시된 바와 같은 프로파일(profile)을 갖는 게이트(Gate)를 형성한다.
상기에서 설명한 종래기술에 따른 새들형 핀 트랜지스터 제조방법에서는 핀(14)의 높이(height)(H)가 도 7b에서 실시되는 식각공정에 의해 결정된다. 그러나, 식각장비의 한계 상 소자 분리막(11)의 리세스(recess) 정도를 안정적으로 제어하는데 많은 어려움이 있다. 이에 따라, 핀(14) 높이 제어가 어려워 소자 특성이 열화되는 문제가 발생된다.
한편, 도 8에서, 'a'는 핀(14)이고, 'b'는 핀(14)의 양측에 있는 액티브 실리콘이고, 'c'는 소자 분리막(11)이고, 'd'는 핀(14)을 형성하기 위해 액티브 실리콘 기판(10)이 식각된 리세스 깊이를 나타내고, 'e'는 핀(14)을 형성하기 위해 소 자 분리막(11)이 식각된 소자 분리막(11)의 리세스 깊이를 나타낸다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 소자 분리막의 리세스되는 정도를 제어하여 핀 높이를 안정적으로 제어하고, 이를 통해 소자의 특성을 향상시킬 수 있는 새들형 핀 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계와, 핀 마스크를 이용한 제1 식각공정을 실시하여 상기 기판의 액티브 영역을 일정 깊이로 리세스하는 단계와, 상기 핀 마스크를 이용한 제2 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계와, 상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 이종의 물질 막을 제거하여 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계와, 핀 마스크를 이용한 제1 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계와, 상기 핀 마스크를 이용한 제2 식각공정을 실시하 여 상기 기판의 액티브 영역을 일정 깊이로 리세스하는 단계와, 상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 이종의 물질 막을 제거하여 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 또 따른 본 발명은, 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계와, 핀 마스크를 이용한 제1 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계와, 상기 핀 마스크를 이용한 제2 식각공정을 실시하여 상기 이종의 물질 막을 제거하는 단계와, 상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 기판의 액티브 영역을 일정 깊이로 리세스하여 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 9는 본 발명의 실시예에 따른 새들형 핀 트랜지스터의 제조방법을 설명하기 위하여 도시한 사시도이고, 도 10의 (a)와 (b)는 각각 도 9에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 11a 내지 도 11f는 도 9에 도시된 새들형 핀 트랜지스터의 제조방법을 설명하기 위해 도시한 공정 사시도이다.
먼저, 도 9, 도 10 및 도 11a에 도시된 바와 같이, 기판(110) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적을 증착한 후 STI 마스크를 이용한 식각공정을 기판(110) 내에 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식식각공정으로 실시한다.
이어서, 트렌치의 일부가 매립되도록 제1 산화막(111a)을 증착한다. 이때, 제1 산화막(111a)은 매립 특성이 우수한 HDP(High Density Plasma)막, HARP(High Aspect Ratio Process)막, SOD(Spin On Dielectric)막 중 선택된 어느 하나의 막으로 이루어진다.
이어서, 제1 산화막(111a) 상부에 제1 산화막(111a)과 식각 선택비가 다른 이종의 물질 막(111b)을 증착한다. 이때, 이종의 물질 막(111b)은 산화막과의 식각 선택비가 높은 물질로 이루어지는 것이 바람직하며, 예컨대 SiNx(x는 1 이상의 자연수), SiON, SRON(silicon rich SiON) 막과 같은 일련의 질화막 계열의 물질 중 선택된 어느 하나의 물질로 이루어진다. 이러한 이종의 물질 막(111b)은 식각 정지층으로 기능할 수 있는 최소 두께 범위 내로 증착하는 것이 바람직하며, 예컨대 100Å~500Å로 증착하는 것이 바람직하다.
이어서, 트렌치의 내부가 완전히 매립되도록 이종의 물질 막(111b) 상부에 제2 산화막(111c)을 증착한다. 이때, 제2 산화막(111c)은 제1 산화막(111a)과 동일 물질로 형성하거나, 또는 다른 물질로 형성하되, 이종의 물질 막(111b)과 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 이로써, 제1 산화막(111a), 이종의 물질 막(111b) 및 제2 산화막(111c)이 적층된 적층막으로 소자 분리막(111)이 형성된다.
이어서, 포토공정을 실시하여 도 5에 도시된 게이트(Gate)와 동일한 방향으로 신장된 핀 마스크(fin mask)(112)를 기판(110) 상에 형성한다. 이때, 포토공정은 감광막 도포공정, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 포함한다.
이어서, 도 9 내지 도 10, 및 도 11b에 도시된 바와 같이, 핀 마스크(112)를 이용한 식각공정을 실시하여 새들형 핀(114)을 형성한다. 이때, 식각공정은 소자 분리막(111)의 중간층인 이종의 물질 막(111b)을 식각 정지막으로 이용하여 실시한다.
즉, 식각공정은 먼저 실리콘 기판(110)을 식각한 후 소자 분리막(111)의 상부층인 제2 산화막(111c)만을 식각하여 핀(114)을 형성한다. 이때, 제2 산화막(111c)을 식각하는 과정에서는 산화막과 질화막 간의 식각 선택비를 최대한 높게 가져가는 식각조건으로 실시하여 선택적으로 제2 산화막(111c)만이 제거되도록 하는 것이 바람직하다. 이로써, 제2 산화막(111c)이 선택적으로 제거되고, 이종의 물 질 막(111b)이 노출된다.
따라서, 식각공정에 의해 형성되는 핀(114)의 높이는 식각 정지층(111b)에 의해 결정되게 된다.
이어서, 도 9, 도 10 및 도 11c에 도시된 바와 같이, 핀 마스크(112)를 제거하지 않고 그대로 사용하여 식각용액만을 달리하여 이종의 물질 막(111b)을 선택적으로 제거한다. 이로써, 이종의 물질 막(111b)의 두께만큼 핀(114)의 높이 또한 증가하게 된다. 한편, 이종의 물질 막(111b)을 제거하기 위한 식각공정은 산화막과 질화막 간의 선택비를 최대한 높게 가져가는 조건 하에서 선택적으로 이종의 물질 막(111b)을 제거한다.
이어서, 도 9, 도 10 및 도 11d에 도시된 바와 같이, 핀 마스크(112)를 스트립 공정을 통해 제거한다.
이어서, 도 9, 도 10 및 도 11e에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(110) 표면에 게이트 산화막(115)을 형성한다.
이어서, 도 9, 도 10 및 도 11f에 도시된 바와 같이, 핀(114)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(116)과 도전막(117)을 순차적으로 증착한다. 여기서, 도전막(117)은 텅스텐, 텅스텐 실리사이드층 및 이들의 적층 구조로 형성한다.
이후, 게이트를 형성하기 위한 게이트 마스크를 이용한 식각공정을 실시하여 도 9 및 도 10에 도시된 바와 같은 프로파일(profile)을 갖는 게이트(Gate)를 형성 한다.
상기에서 설명한 본 발명의 실시예에 따른 새들형 핀 트랜지스터 제조방법은 핀 트랜지스터의 제조방법에도 그대로 적용할 수 있다. 즉, 소자 분리막의 내부에 이종의 물질을 개재시킨 후 핀을 형성하기 위한 소자 분리막 리세스 공정시 상기 이종 물질을 식각 정지층으로 이용함으로써 핀의 높이를 안정적으로 제어하는 것이 가능하다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 소자 분리막의 내부에 이종의 물질 막을 개재시킨 후 핀 식각공정시 상기 이종의 물질 막을 식각 정지층으로 이용함으로써 핀의 높이를 안정적으로 제어하는 것이 가능하다. 이로써, 소자의 특성을 향상시킬 수 있다.

Claims (8)

  1. 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계; 및
    핀 마스크를 이용한 제1 식각공정을 실시하여 상기 기판의 액티브 영역을 일정 깊이로 리세스하는 단계;
    상기 핀 마스크를 이용한 제2 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계; 및
    상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 이종의 물질 막을 제거하여 핀을 형성하는 단계
    를 포함하는 새들형 핀 트랜지스터 제조방법.
  2. 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계; 및
    핀 마스크를 이용한 제1 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계; 및
    상기 핀 마스크를 이용한 제2 식각공정을 실시하여 상기 기판의 액티브 영역을 일정 깊이로 리세스하는 단계; 및
    상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 이종의 물질 막을 제거하여 핀을 형성하는 단계
    를 포함하는 새들형 핀 트랜지스터 제조방법.
  3. 중간층에 이종의 물질 막이 개재된 소자 분리막이 형성된 기판을 제공하는 단계; 및
    핀 마스크를 이용한 제1 식각공정을 실시하여 상기 이종의 물질 막이 노출되도록 상기 소자 분리막을 리세스하는 단계;
    상기 핀 마스크를 이용한 제2 식각공정을 실시하여 상기 이종의 물질 막을 제거하는 단계; 및
    상기 핀 마스크를 이용한 제3 식각공정을 실시하여 상기 기판의 액티브 영역을 일정 깊이로 리세스하여 핀을 형성하는 단계
    를 포함하는 새들형 핀 트랜지스터 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 이종의 물질 막은 질화막 계열의 물질로 이루어지는 새들형 핀 트랜지스터 제조방법.
  5. 제 4 항에 있어서,
    상기 질화막 계열의 물질은 SiNx(x는 1 이상의 자연수), SiON 및 SRON 중 선택된 어느 하나인 새들형 핀 트랜지스터 제조방법.
  6. 제 5 항에 있어서,
    상기 이종의 물질 막은 100~500Å의 두께로 형성하는 새들형 핀 트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 소자 분리막은 상기 이종의 물질 막을 경계로 상기 이종의 물질 막의 상하부에 제1 산화막 및 제2 산화막이 적층된 구조로 이루어진 새들형 핀 트랜지스터 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 산화막은 HDP, HARP 및 SOD 중 선택된 어느 하나의 막으로 이루어진 새들형 핀 트랜지스터 제조방법.
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