JP2004241780A - 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 - Google Patents
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Abstract
【解決手段】 本発明の方法は、半導体基板上に複数の平行なゲートパターンを形成することを備える。ゲートパターン間の領域は、第1幅を有する第1開口部及び第1幅よりも大きい第2幅を有する第2開口部で構成される。第2開口部の側壁上にスペーサーを形成すると同時に第1開口部を満たすスペーサー膜パターンを形成する。スペーサーを選択的に除去して第1開口部の側壁を露出させる。半導体集積回路はスペーサーの除去に起因して拡張された広い開口部と調和しスペーサー膜パターンで満たされた狭くて深い開口部を備える。
【選択図】 図50
Description
39b セル素子分離膜
57 ドレーン領域
63 ストレス緩衝酸化膜
65 スペーサー
71 エッチング阻止膜
73 層間絶縁膜
75 第1金属コンタクトホール
77 第2金属コンタクトホール
78 プラグイオン注入領域
SO 第1開口部
DO 第2開口部
S1 第1幅
S2 第2幅
S3 第3幅
Claims (37)
- 半導体基板に素子分離膜を形成して第1活性領域及び第2活性領域を限定し、
前記第1活性領域の上部を横切る複数の第1平行なゲートパターンを形成するが、前記第1ゲートパターン間の領域は、第1幅を有する第1開口部及び前記第1幅よりも大きい第2幅を有する第2開口部を備え、
前記第1開口部によって露出される前記素子分離膜を選択的に除去し、
前記第1開口部によって露出される前記半導体基板の表面及び前記第2開口部によって露出される前記第1活性領域にそれぞれライン形態の第1不純物領域及びアイランド形態の第2不純物領域を形成し、
前記第2活性領域の上部を横切る第2ゲートパターンを形成し、
前記第2ゲートパターンの両サイドに位置する前記第2活性領域に低濃度ソース/ドレーン領域を形成し、
前記第2開口部の側壁及び前記第2ゲートパターンの側壁を覆うスペーサー及び前記第1開口部を満たすスペーサー膜パターンを形成し、
前記第2活性領域に前記低濃度ソース/ドレーン領域に隣接する高濃度ソース/ドレーン領域を形成して前記低濃度ソース/ドレーン領域及び前記高濃度ソース/ドレーン領域を含むLDD型のソース/ドレーン領域を提供し、
前記スペーサーを除去して前記第2開口部の側壁及び前記第2ゲートパターンの側壁を露出させると同時に前記第1開口部内にリセスされているスペーサー膜パターンを残し、
前記リセスされているスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成することを含む半導体集積回路の製造方法。 - 前記第1活性領域は、前記半導体基板の第1領域内に限定され、前記第2活性領域は、前記半導体基板の第2領域内に限定されることを特徴とする請求項1記載の半導体集積回路の製造方法。
- 前記素子分離膜は、トレンチ素子分離技術を使用して形成することを特徴とする請求項1記載の半導体集積回路の製造方法。
- 前記第1開口部によって露出される前記素子分離膜を選択的に除去することは、
前記第1開口部を露出させるフォトレジストパターンを形成し、
前記フォトレジストパターンをエッチングマスクとして使用して前記第1開口部内の前記素子分離膜と接触する前記半導体基板が露出されるまで前記素子分離膜をエッチングすることを含むことを特徴とする請求項1記載の半導体集積回路の製造方法。 - 前記第1不純物領域及び第2不純物領域を形成することは、
前記フォトレジストパターンをイオン注入マスクとして使用して前記第1開口部によって露出される前記半導体基板内に第1不純物イオンを注入し、
前記フォトレジストパターンを除去し、
前記第1ゲートパターン及び前記素子分離膜をイオン注入マスクとして使用して前記第1開口部及び前記第2開口部によって露出される前記半導体基板内に第2不純物イオンを注入することを特徴とする請求項4記載の半導体集積回路の製造方法。 - 前記スペーサー及び前記スペーサー膜パターンを形成することは、
前記低濃度ソース/ドレーン領域を有する半導体基板の全面上に前記第1幅の1/2よりも大きく、前記第2幅の1/2よりも小さい厚さを有するスペーサー膜を形成し、
前記スペーサー膜を異方性エッチングして第2不純物領域及び前記低濃度ソース/ドレーン領域を露出させると同時に前記第1開口部を満たす異方性エッチングされたスペーサー膜を残すことを特徴とする請求項1記載の半導体集積回路の製造方法。 - 前記スペーサー膜は、シリコン窒化膜で形成することを特徴とする請求項6記載の半導体集積回路の製造方法。
- 前記スペーサー膜を形成する前に、前記低濃度ソース/ドレーン領域を有する半導体基板の全面上にコンフォーマルなストレス緩衝酸化膜を形成することを更に含むことを特徴とする請求項7記載の半導体集積回路の製造方法。
- 前記エッチング阻止膜を有する半導体基板の全面上に層間絶縁膜を形成することを更に含むことを特徴とする請求項1記載の半導体集積回路の製造方法。
- 前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項9記載の半導体集積回路の製造方法。
- 前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記LDD型のソース/ドレーン領域及び前記第2ゲートパターンを露出させる第1金属コンタクトホールを形成し、
前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記第2不純物領域を露出させる第2金属コンタクトホールを形成し、
前記第2金属コンタクトホールによって露出される前記第2不純物領域に選択的にプラグイオン注入工程を適用し、
前記第1金属コンタクトホール及び第2金属コンタクトホールを満たす金属コンタクトプラグを形成し、
前記層間絶縁膜上に前記金属コンタクトプラグを覆う金属配線を形成することを更に含むことを特徴とする請求項9記載の半導体集積回路の製造方法。 - セルアレイ領域及び周辺回路領域を有する半導体基板を備え、
前記半導体基板の所定領域に素子分離膜を形成して前記セルアレイ領域及び前記周辺回路領域内にそれぞれセル活性領域及び周辺回路活性領域を限定し、
前記セルアレイ領域及び前記周辺回路領域上にそれぞれ積層ゲート膜及び周辺回路ゲート膜を形成し、
前記積層ゲート膜をパターニングして前記セル活性領域の上部を横切る複数の平行な積層ゲートパターンを形成するが、前記積層ゲートパターン間の領域は、第1幅を有する第1開口部及び前記第1幅よりも大きい第2幅を有する第2開口部を備え、
前記第1開口部によって露出される前記素子分離膜を選択的に除去し、
前記第1開口部によって露出される前記半導体基板の表面及び前記第2開口部によって露出される前記セル活性領域の表面にそれぞれライン形態の共通ソース領域及びアイランド形態のドレーン領域を形成し、
前記周辺回路ゲート膜をパターニングして前記周辺回路活性領域の上部を横切る周辺回路ゲート電極を形成し、
前記周辺回路ゲート電極をイオン注入マスクとして使用して前記周辺回路活性領域内に不純物イオンを注入して前記周辺回路活性領域に低濃度ソース/ドレーン領域を形成し、
前記第2開口部の側壁及び前記周辺回路ゲート電極の側壁を覆うスペーサーと前記第1開口部を満たすスペーサー膜パターンとを形成し、
前記周辺回路ゲート電極及びその側壁を覆う前記スペーサーをイオン注入マスクとして使用して前記周辺回路活性領域に高濃度ソース/ドレーン領域を形成して前記低濃度ソース/ドレーン領域及び前記高濃度ソース/ドレーン領域を含むLDD型のソース/ドレーン領域を提供し、
前記スペーサーを除去して前記第2開口部の側壁及び前記周辺回路ゲート電極の側壁を露出させると同時に前記第1開口部内にリセスされたスペーサー膜パターンを残し、
前記リセスされたスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成することを含むフラッシュメモリー素子の製造方法。 - 前記素子分離膜を形成することは、
前記セルアレイ領域内の前記半導体基板及び前記周辺回路領域内の前記半導体基板上にそれぞれ第1トレンチマスクパターン及び第2トレンチマスクパターンを形成し、
前記第1トレンチマスクパターン及び第2トレンチマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして前記セルアレイ領域及び前記周辺回路領域内にそれぞれセルトレンチ領域及び周辺回路トレンチ領域を形成し、
前記セルトレンチ領域及び前記周辺回路領域にそれぞれセル素子分離膜及び周辺回路素子分離膜を形成することを含むことを特徴とする請求項12記載のフラッシュメモリー素子の製造方法。 - 前記第1トレンチマスクパターン及び第2トレンチマスクパターンを形成することは、
前記半導体基板の全面上にゲート絶縁膜及び下部ゲート導電膜を順に形成し、
前記下部ゲート導電膜及び前記ゲート絶縁膜をパターニングして前記セルアレイ領域内の前記半導体基板を露出させ、
前記露出されている半導体基板上にトンネル絶縁膜及び下部浮遊ゲート膜を順に形成し、
前記下部浮遊ゲート膜及び前記下部ゲート導電膜を有する半導体基板の全面上に順に積層された研磨阻止膜及びハードマスク膜で構成されるトレンチマスク膜を形成し、
前記トレンチマスク膜をパターニングすることを含むことを特徴とする請求項13記載のフラッシュメモリー素子の製造方法。 - 前記セルトレンチ領域及び前記周辺回路トレンチ領域を形成することは、
前記第1トレンチマスクパターン及び第2トレンチマスクパターンを有する半導体基板上に前記セルアレイ領域を覆うフォトレジストパターンを形成し、
前記フォトレジストパターン及び前記第2トレンチマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして前記周辺回路領域内に予備周辺回路トレンチ領域を形成し、
前記フォトレジストパターンを除去し、
前記第1トレンチマスクパターン及び第2トレンチマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして前記セルアレイ領域及び前記周辺回路領域内にそれぞれ第1深さを有するトレンチ領域及び前記第1深さよりも大きい第2深さを有するトレンチ領域を形成することを含むことを特徴とする請求項13記載のフラッシュメモリー素子の製造方法。 - 前記積層ゲート膜及び前記周辺回路ゲート膜を形成することは、
前記パターニングされているトレンチマスク膜を除去して前記下部浮遊ゲート膜及び前記下部ゲート導電膜を露出させ、
前記露出されている下部浮遊ゲート膜を覆う上部浮遊ゲートパターン及び前記周辺回路領域を覆う第1上部ゲート導電膜を形成し、
前記上部浮遊ゲートパターンを有する前記セルアレイ領域の全面上に順に積層されたゲート層間誘電膜及び第1制御ゲート導電膜を形成することを含むことを特徴とする請求項14記載のフラッシュメモリー素子の製造方法。 - 前記第1制御ゲート導電膜及び前記第1上部ゲート導電膜上に金属シリサイド膜を形成することを更に含むことを特徴とする請求項16記載のフラッシュメモリー素子の製造方法。
- 前記第1開口部によって露出される前記素子分離膜を選択的に除去することは、
前記積層ゲートパターンを有する半導体基板上に前記第1開口部を露出させるフォトレジストパターンを形成し、
前記フォトレジストパターンをエッチングマスクとして使用して前記素子分離膜をエッチングして前記第1開口部内の前記素子分離膜と接触する前記半導体基板を露出することを特徴とする請求項12記載のフラッシュメモリー素子の製造方法。 - 前記共通ソース領域及び前記ドレーン領域を形成することは、
前記フォトレジストパターンをイオン注入マスクとして使用して前記第1開口部によって露出される前記半導体基板内に第1不純物イオンを注入し、
前記フォトレジストパターンを除去し、
前記積層ゲートパターン及び前記素子分離膜をイオン注入マスクとして使用して前記セルアレイ領域内の前記半導体基板内に選択的に第2不純物イオンを注入することを含むことを特徴とする請求項18記載のフラッシュメモリー素子の製造方法。 - 前記スペーサー及び前記スペーサー膜パターンを形成することは、
前記低濃度ソース/ドレーン領域を有する半導体基板の全面上に前記第1幅の1/2よりも大きく、前記第2幅の1/2よりは小さい厚さを有するスペーサー膜を形成し、
前記スペーサー膜を異方性エッチングしてドレーン領域及び前記低濃度ソース/ドレーン領域を露出させると同時に前記第1開口部を満たす異方性エッチングされたスペーサー膜を残すことを含むことを特徴とする請求項12記載の半導体集積回路の製造方法。 - 前記スペーサー膜は、シリコン窒化膜で形成されることを特徴とする請求項20記載の半導体集積回路の製造方法。
- 前記スペーサー膜を形成する前に、前記低濃度ソース/ドレーン領域を有する半導体基板の全面上にコンフォーマルなストレス緩衝酸化膜を形成することを更に含むことを特徴とする請求項21記載の半導体集積回路の製造方法。
- 前記エッチング阻止膜上に層間絶縁膜を形成することを更に含むことを特徴とする請求項12記載の半導体集積回路の製造方法。
- 前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜で形成されることを特徴とする請求項23記載の半導体集積回路の製造方法。
- 前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記LDD型のソース/ドレーン領域及び前記周辺回路ゲート電極を露出させる第1金属コンタクトホールを形成し、
前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記セルアレイ領域内の前記ドレーン領域を露出させる第2金属コンタクトホールを形成し、
前記第2金属コンタクトホールによって露出される前記ドレーン領域に選択的にプラグイオン注入工程を適用し、
前記第1金属コンタクトホール及び第2金属コンタクトホールを満たす金属コンタクトプラグを形成し、
前記層間絶縁膜上に前記金属コンタクトプラグを覆う金属配線を形成することを更に含むことを特徴とする請求項23記載の半導体集積回路の製造方法。 - 半導体基板上に形成されて第1活性領域及び第2活性領域を限定する素子分離膜と、
前記第1活性領域の上部を横切るが、それらの間の領域は、第1幅を有する第1開口部及び前記第1幅よりも大きい第2幅を有する第2開口部で構成された複数の第1平行なゲートパターンと、
前記第1開口部下部の前記半導体基板の表面に形成されているライン形態の第1不純物領域と、
前記第2開口部下部の前記第1活性領域の表面に形成されているアイランド形態の第2不純物領域と、
前記第2活性領域の上部を横切る第2ゲートパターンと、
前記第1開口部を満たしながら前記第1不純物領域を覆うリセスされているスペーサー膜パターンと、
前記第2ゲートパターンの両サイドに位置する前記第2活性領域に形成されているLDD型のソース/ドレーン領域と、
前記リセスされているスペーサー膜パターン及び前記LDD型のソース/ドレーン領域を有する半導体基板の全面を覆うコンフォーマルなエッチング阻止膜と、
を含む半導体集積回路。 - 前記リセスされているスペーサー膜パターン及び前記第1不純物領域との間と、前記リセスされているスペーサー膜パターン及び前記第1不純物領域との間に介在されたストレス緩衝酸化膜を更に含むが、前記ストレス緩衝酸化膜は延長されて前記第1ゲートパターンの表面、前記第2不純物領域の表面、前記素子分離膜の表面、前記第2ゲートパターンの表面、及び前記LDD型のソース/ドレーン領域の表面を覆うことを特徴とする請求項26記載の半導体集積回路。
- 前記エッチング阻止膜上に形成されている層間絶縁膜を更に含むことを特徴とする請求項26記載の半導体集積回路。
- 前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜であることを特徴とする請求項28記載の半導体集積回路。
- 前記層間絶縁膜及び前記エッチング阻止膜を貫通して前記第2不純物領域、前記第2ゲートパターン及び前記LDD型のソース/ドレーン領域と接触する金属コンタクトプラグを更に含むことを特徴とする請求項28記載の半導体集積回路。
- セルアレイ領域及び周辺回路領域を有する半導体基板と、
前記半導体基板に形成されているが、前記セルアレイ領域及び周辺回路領域内にそれぞれセル活性領域及び周辺回路活性領域を限定する素子分離膜と、
前記セル活性領域の上部を横切るが、それらの間の領域は、第1幅を有する第1開口部及び前記第1幅よりも大きい第2幅を有する第2開口部で構成されている複数の第1平行な積層ゲートパターンと、
前記第1開口部下部の前記半導体基板の表面に形成されているライン形態の共通ソース領域と、
前記第2開口部下部の前記セル活性領域の表面に形成されているアイランド形態のドレーン領域と、
前記周辺回路活性領域の上部を横切る周辺回路ゲート電極と、
前記第1開口部を満たしながら前記共通ソース領域を覆うリセスされているスペーサー膜パターンと、
前記周辺回路ゲート電極の両サイドに位置する前記周辺回路活性領域に形成されているLDD型のソース/ドレーン領域と、
前記リセスされているスペーサー膜パターン及び前記LDD型のソース/ドレーン領域を有する半導体基板の全面を覆うコンフォーマルなエッチング阻止膜と、
を含むフラッシュメモリー素子。 - 前記素子分離膜は、前記セルアレイ領域内に形成されているセル素子分離膜と、
前記周辺回路領域内に形成され、前記セル素子分離膜よりももっと深い周辺回路素子分離膜と、
を含むことを特徴とする請求項31記載のフラッシュメモリー素子。 - 前記リセスされているスペーサー膜パターン及び前記共通ソース領域との間と前記リセスされているスペーサー膜パターン及び前記積層ゲートパターンとの間に介在されたストレス緩衝酸化膜を更に含むが、前記ストレス緩衝酸化膜は、延長されて前記積層ゲートパターンの表面、前記ドレーン領域の表面、前記素子分離膜の表面、前記周辺回路ゲート電極の表面、及び前記LDD型のソース/ドレーン領域の表面を覆うことを特徴とする請求項31記載のフラッシュメモリー素子。
- 前記エッチング阻止膜上に形成されている層間絶縁膜を更に含むことを特徴とする請求項31記載のフラッシュメモリー素子。
- 前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜であることを特徴とする請求項34記載のフラッシュメモリー素子。
- 前記層間絶縁膜及び前記エッチング阻止膜を貫通して前記ドレーン領域、前記周辺回路ゲート電極及び前記LDD型のソース/ドレーン領域と接触する金属コンタクトプラグを更に含むことを特徴とする請求項34記載のフラッシュメモリー素子。
- 半導体基板に素子分離膜を形成して第1活性領域及び第2活性領域を限定し、
前記第1活性領域の上部を横切る複数の第1平行なゲートパターンを形成するが、前記第1ゲートパターン間の領域は、第1幅を有する第1開口部及び前記第1幅よりも大きい第2幅を有する第2開口部を備え、
前記第1開口部によって露出される前記素子分離膜を選択的に除去し、
前記第1開口部によって露出される前記半導体基板の表面及び前記第2開口部によって露出される前記第1活性領域にそれぞれライン形態の第1不純物領域及びアイランド形態の第2不純物領域を形成し、
前記第2活性領域の上部を横切る第2ゲートパターンを形成し、
前記第2ゲートパターンの両サイドに位置する前記第2活性領域に低濃度ソース/ドレーン領域を形成し、
前記第2開口部の側壁及び前記第2ゲートパターンの側壁を覆うスペーサー及び前記第1開口部を満たすスペーサー膜パターンを形成し、
前記第2活性領域に前記低濃度ソース/ドレーン領域に隣接する高濃度ソース/ドレーン領域を形成して前記低濃度ソース/ドレーン領域及び前記高濃度ソース/ドレーン領域を含むLDD型のソース/ドレーン領域を提供し、
前記スペーサーを除去して前記第2開口部の側壁及び前記第2ゲートパターンの側壁を露出させると同時に前記第1開口部内にリセスされているスペーサー膜パターンを残し、
前記リセスされているスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成することを含む工程によって製造される半導体集積回路。
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