CN111834370B - 集成电路及其制造方法 - Google Patents
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Abstract
本发明提供一种集成电路，包括衬底、多个第一栅极结构、顺应保护层、第二栅极结构、源极区与漏极区。衬底具有晶胞区与周边区。多个第一栅极结构配置于晶胞区。顺应保护层包覆每一第一栅极结构的顶面与侧壁。第二栅极结构配置于周边区。源极区与漏极区配置于第二栅极结构两侧的衬底中。另提供一种集成电路的制造方法。本发明可以保护第一栅极结构不受移动离子的干扰，避免移动离子对组件造成损害。此外，在本发明可以有效地控制源极区与漏极区的扩散，将周边区的组件控制在较小的栅极长度，进而可以缩小集成电路中周边区的组件尺寸。
Description
技术领域
本发明涉及一种集成电路及其制造方法，尤其涉及一种可有效缩小尺寸的集成电路及其制造方法。
背景技术
随着科技日新月异，半导体组件为了达到降低成本及简化工艺步骤的需求，将尺寸较小的组件(如逻辑组件)整合至集成电路周边区(periphery region)，进而缩小集成电路周边区的尺寸，已逐渐成为一种趋势。
然而，以快闪存储器(flash)为例，由于快闪存储器工艺中多属于高温工艺，而尺寸较小的组件(如逻辑组件)多需使用低温工艺，若要将逻辑组件整合于快闪存储器的周边区，则逻辑组件的源极区与漏极区之间会受快闪存储器的高温工艺影响而产生扩散，进而无法有效控制周边区组件的尺寸。因此，如何提供一种集成电路及其制造方法，可以有效控制集成电路周边区的组件尺寸，将成为重要的一门课题。
发明内容
本发明提供一种集成电路及其制造方法，其可有效控制集成电路周边区的组件尺寸，进而缩小集成电路周边区的组件尺寸。
本发明提供一种集成电路的制造方法，其步骤如下。提供衬底。衬底具有晶胞区与周边区。在衬底上进行第一工艺，其中第一工艺包括于晶胞区形成多个第一栅极结构，并于周边区形成栅极介电材料层与导体层。于多个第一栅极结构上顺应地形成保护层。于进行第一工艺后，进行第二工艺。第二工艺包括图案化周边区中的介电材料层与导体层，以形成第二栅极结构。于第二栅极结构的第一侧形成源极区。于第二栅极结构的两侧分别形成源极区与漏极区。
本发明提供一种集成电路包括衬底、多个第一栅极结构、顺应保护层、第二栅极结构、源极区以及漏极区。衬底具有晶胞区与周边区。多个第一栅极结构配置于晶胞区。顺应保护层包覆每一第一栅极结构的顶面与侧壁。第二栅极结构配置于周边区。源极区与漏极区配置于第二栅极结构两侧的衬底中。
基于上述，由于保护层顺应地形成于多个第一栅极结构上，使保护层包覆第一栅极结构的顶面及侧壁，因此可以保护第一栅极结构不受移动离子的干扰，移动离子不会扩散至第一栅极结构内，进而对组件造成损害。此外，在本发明中由于第一工艺已经完成大部分的高温工艺，因此在制作周边区的组件时可以更有效地控制源极区与漏极区的扩散，将周边区的组件控制在较小的栅极长度，进而可以缩小集成电路中周边区的组件尺寸。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1Q是依照本发明一实施例的一种集成电路的制造流程的剖面示意图。
图2为根据本发明实施例所示出的一种集成电路的晶胞区的源极区与漏极区的俯视图。
【符号说明】
10、112、114、120、120a：导体层
10a：虚拟插塞
10b、20、20a、141、141a：覆盖层
12、12a、18：停止层
14、22、22a、22b：绝缘层
16、32、34：掩模层
30、30a、30b：间隙壁材料层
36、36a：介电材料层
36b、36c、36d：介电层
100：衬底
109、109a：栅极介电材料层
110：第一栅极结构
110a：顶面
110s：侧壁
111：穿隧介电层
113：栅间介电层
115：顶盖层
18a、116、160、170：开口
130、130a、130b、130c、130d、130a1、130b1、130c1：保护层
140：第二栅极结构
140a：第一侧
140b：第二侧
141、141a：覆盖层
142、144：间隙壁
146：停止层
150：金属硅化物层
180：导体插塞
D1、D2：漏极区
L1、L2：栅极长度
LDD1、LDD2：淡掺杂区
R1：晶胞区
R2：周边区
S1、S2：源极区
W1、W2：宽度
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。
请参照图1A，本实施例提供一种集成电路的制造方法，其步骤如下。首先，提供衬底100，衬底100例如是硅衬底。衬底100具有晶胞区R1与周边区R2。
接着，在衬底100上进行第一工艺。第一工艺例如是快闪存储器工艺，但本发明不以此为限。第一工艺可以包括以下步骤。首先，于晶胞区R1的衬底100上形成多个第一栅极结构110，并于周边区R2的衬底100上形成栅极介电材料层109以及导体层120。
详细而言，在晶胞区R1中，第一栅极结构110例如是包括依序堆叠在衬底100上的穿隧介电层111、导体层112、栅间介电层113、导体层114以及顶盖层115。穿隧介电层111的材料例如是氧化硅。导体层112作为浮置栅极(floating gate)，其材料例如是掺杂多晶硅。栅间介电层113例如是氧化硅、氮化硅以及氧化硅(Oxide-Nitride-Oxide,ONO)复合层。导体层114作为控制栅极(control gate)，其材料例如是掺杂多晶硅。顶盖层115的材料可以是介电材料例如是氧化硅。导体层114与顶盖层115可以是沿着穿入纸面方向的条状结构。
在一实施例中，在晶胞区R1中，第一栅极结构110中的导体层114上方未覆盖金属硅化物层，而与顶盖层115直接接触，但本发明不限于此。由于第一栅极结构110中的导体层114上方未覆盖金属硅化物层，因此，相较于具有金属硅化物层的栅极结构，本发明实施例的第一栅极结构110的高度较小。在一实施例中，第一栅极结构110的高度例如是350nm。
栅极介电材料层109的材料可以包括氧化硅、氮氧化硅、氮化硅。此外，也可使用多层材料作为栅极介电材料层109。导体层120的材料例如是掺杂多晶硅。上述各层的形成方法例如是化学气相沉积法(chemical vapor deposition,CVD)或炉管氧化法。此外本发明不限制第一栅极结构110与导体层120之间的形成顺序，视组件设计需求，栅极介电材料层109与导体层120可以于第一栅极结构110的任一制造步骤中共同形成。举例来说，栅极介电材料层109的材料可以是与穿隧介电层111的材料相同，因此栅极介电材料层109与穿隧介电层111可以于同一沉积工艺中形成。导体层120也可以于形成第一栅极结构110的导体层112与栅间介电层113的步骤之间形成。
请同时参照图1A及图2，为了清楚表示，图2中省略示出第一栅极结构110。于晶胞区R1的衬底100上进行离子植入工艺，以形成源极区S1及漏极区D1。具体而言，源极区S1及漏极区D1分别形成在第一栅极结构110的两侧。在一实施例中，如图2所示，源极区S1可以是条状结构；而漏极区D1可以是夹于相邻的两个源极区S1之间的块状结构。源极区S1与漏极区D1例如是N型或P型掺杂区。
请继续参照图1A，形成多个第一栅极结构110与导体层120之后，于衬底100上全面性地形成保护层130。在此，全面性地形成可以定义为同时形成于衬底100的晶胞区R1与周边区R2上。保护层130可以是顺应地(conformally)形成于多个第一栅极结构110与导体层120上。在晶胞区R1中保护层130顺应地形成于第一栅极结构110上，且未填满第一栅极结构110之间的间隙，因而在第一栅极结构110之间形成第一开口116。保护层130可以包覆第一栅极结构110的顶面110a、侧壁110s以及衬底100邻近第一栅极结构110的表面。由于第一栅极结构110的顶面110a与侧壁110s均被保护层130包覆，保护层130是阻挡移动离子，因此可以保护第一栅极结构110减少或是不受移动离子(mobile ion)的干扰，减少或避免移动离子扩散至第一栅极结构110内，进而对存储组件造成损害。在此所述的移动离子例如是Fe、Cu、Al、In、Co等离子。
在一些实施例中，保护层130可以是包括与顶盖层115不同的材料。保护层130可以是介电材料，例如是氧化物或是氮化物等。例如是氧化硅或是氮化硅。保护层130可以是单层或是多层。在本实施例中，保护层130可以是依序堆叠在第一栅极结构110上的保护层130a、130b、130c。保护层130a/保护层130b/保护层130c例如是氧化硅/氮化硅/氧化硅层，其形成方法包括化学气相沉积法。
接着，形成保护层130之后，于衬底100上全面性地形成导体层10。在晶胞区R1中，导体层10填入第一栅极结构110之间的第一开口116中，并且覆盖于保护层130上。在周边区R2中，导体层10覆盖位于衬底100以及导体层120上的保护层130上。导体层10的材料例如是掺杂多晶硅，其形成方法包括化学气相沉积法。由于晶胞区R1的第一栅极结构110与周边区R2的导体层120的高度不同，因此，在这两区上的导体层10的高度亦有差异。在本实施例中，在晶胞区R1的导体层10的高度较高，而在周边区R2的导体层10的高度较低。
请同时参照图1A及图1B，形成导体层10之后，于衬底100上全面性地形成停止层12及绝缘层14。停止层12及绝缘层14可以分别是介电层。例如是氮化硅或是氧化硅。停止层12及绝缘层14的形成方法包括化学气相沉积法。在一实施例中，可以不形成绝缘层14，即可以只形成停止层12。在一实施例中，停止层12的材料与导体层10不同。举例而言，停止层12的材料例如是氮化硅；而导体层10的材料例如是掺杂多晶硅。接着，于衬底100上形成掩模层16。掩模层16覆盖周边区R2的绝缘层14，裸露出晶胞区R1的衬底100上的绝缘层14。掩模层16的材料例如是光阻材料。之后，以掩模层16为蚀刻掩模，对绝缘层14进行蚀刻，以移除晶胞区R1的衬底100上的绝缘层14。移除掩模层16。然后，以周边区R2的剩余的绝缘层为蚀刻掩模，对停止层12进行蚀刻，以移除晶胞区R1上的停止层12，于周边区R2上形成停止层12a，并裸露出晶胞区R1的衬底100上的导体层10。之后，移除周边区R2的剩余的绝缘层。上述蚀刻的方法可以采用干式蚀刻法或是湿式蚀刻法。湿式蚀刻法例如是湿式浸渍(Wet dip)蚀刻。在本实施例中，在晶胞区R1的导体层10的高度较高，其表面被裸露出来；而在周边区R2的导体层10的高度较低，其表面被停止层12a覆盖。
请同时参照图1B及图1C，接着，以停止层12a为停止层，对导体层10进行平坦化工艺。例如是化学机械研磨(chemical-mechanical polishing,CMP)工艺，使留下的导体层具有相对较为平坦的表面。于衬底100上形成多个虚拟插塞10a与覆盖层10b。虚拟插塞10a位于晶胞区R1的第一开口116中；覆盖层10b位于周边区R2上，覆盖保护层130。
在本实施例中，在进行平坦化工艺的过程中，停止层12a的研磨速率低于导体层10的研磨速率，因此通过形成于周边区R2的停止层12a来避免或是减缓其下方的导体层10被研磨的量，因此可以减少晶胞区R1与周边区R2因为负载效应(loading effect)造成平坦化后的导体层的高低落差过大的问题。
进行平坦化步骤后，在晶胞区R1中，虚拟插塞10a的顶面可以是与保护层130c的顶面共面；而覆盖层10b的底面可以是与保护层130c的顶面接触。在一些实施例中，停止层12a在平坦化工艺中消耗殆尽，如图1C所示。在另一些实施例中，停止层12a未在平坦化工艺中消耗殆尽。
请同时参照图1C及图1D，形成多个虚拟插塞10a与覆盖层10b之后，于晶胞区R1与周边区R2的衬底100上形成停止层18。停止层18与预定形成接触窗插塞的位置对应，其覆盖于覆盖层10b上。停止层18具有开口18a，其裸露出晶胞区R1的第一栅极结构110上的保护层130。换句话说，停止层18暴露出位于两个相邻的虚拟插塞10a之间的保护层130。停止层18的材料例如是氮化硅。在一些实施例中，停止层18的形成步骤如下。于衬底100上全面性地形成停止材料层(未示出)，以覆盖晶胞区R1的保护层130与虚拟插塞10a及周边区R2的覆盖层10b。接着，于停止材料层上全面性地依序形成碳层、氮氧化物层及光刻胶(未示出)，再对上述光刻胶进行光刻(lithography)，并对氮氧化物层以及碳层进行干蚀刻工艺。干蚀刻工艺例如，反应式离子蚀刻(reactive ion etching,RIE)。
请参照图1E，形成停止层18之后，于晶胞区R1与周边区R2的衬底100上形成覆盖层20。接着，于衬底100上全面性地形成绝缘材料层。然后，对绝缘材料层进行平坦化步骤，以于晶胞区R1形成绝缘层22。在一些实施例中，位于晶胞区R1的绝缘层22的顶面与位于周边区R2的覆盖层20的顶面共面。覆盖层20的材料可以例如是氮化硅。绝缘层22的材料可以例如是氧化硅。接着，移除周边区R2的覆盖层20、停止层18、覆盖层10b。然后，对晶胞区R1的绝缘层22与覆盖层20及周边区R2的保护层130b、130c进行蚀刻工艺，以于晶胞区R1形成绝缘层22a与覆盖层20a，并移除周边区R2的保护层130b、130c。换句话说，周边区R2仅剩下保护层130a。蚀刻工艺例如是反应式离子蚀刻。在一实施例中，绝缘层22a的顶面与覆盖层20a的顶面共面。于此完成第一工艺。
在以上所述的第一工艺中，在晶胞区R1中形成组件的一些步骤皆属于较高温的工艺。
请同时参照图1F及图1G，进行第一工艺之后，进行第二工艺。第二工艺例如是逻辑工艺，但本发明不以此为限。第二工艺可以包括以下步骤。
首先，对保护层130a、导体层120以及栅极介电材料层109进行图案化工艺，以形成第二栅极结构140以及保护层130d。第二栅极结构140包括图案化后的栅极介电材料层109a与图案化后的导体层120a。
接着，请参照图1G，于衬底100上全面性地形成覆盖层141。覆盖层141顺应地形成于周边区R2的第二栅极结构140上，并且覆盖晶胞区R1的绝缘层22a与覆盖层20a。覆盖层141的材料例如是氧化硅。覆盖层141的形成方法例如是使用原位蒸汽生成(in situsteamgeneration,ISSG)工艺。
请参照图1H，于衬底100上全面性地形成间隙壁材料层30。间隙壁材料层30的材料包括氮化硅或氧化硅，形成的方法例如是化学气相沉积法。间隙壁材料层30可以是单层或是多层。之后，于晶胞区R1的衬底100上形成掩模层32，以裸露出周边区R2的间隙壁材料层30。掩模层32例如是图案化的光刻胶。
请同时参照图1H及图1I，以掩模层32为蚀刻掩模，进行非等向性蚀刻工艺，蚀刻间隙壁材料层30，以于晶胞区R1上留下间隙壁材料层30a，并且于周边区R2的第二栅极结构140的侧壁上形成间隙壁142。
请继续参照图1I，形成间隙壁142之后，于周边区R2的衬底100中形成掺杂区。掺杂区包括位于第二栅极结构140的第一侧140a的源极区S2，以及于第二栅极结构140相对于第一侧140a的第二侧140b的漏极区D2。源极区S2与漏极区D2可以通过离子植入工艺来形成。源极区S2与漏极区D2例如是N型或P型掺杂区，视组件的设计而定。
在本实施例中，可以还包括在形成间隙壁142的步骤之前进行至少一离子植入步骤，以于第二栅极结构140两侧的衬底100中形成第一淡掺杂区LDD1及第二淡掺杂区LDD2。第一淡掺杂区LDD1及第二淡掺杂区LDD2的掺杂形态可以与源极区S2与漏极区D2相同。换言之，源极区S2、漏极区D2、第一淡掺杂区LDD1及第二淡掺杂区LDD2可以均为N型掺杂区，或均为P型掺杂区。
在本发明中由于第一工艺已经完成大部分的高温工艺，在进行周边区R2的工艺时可以更有效地控制源极区S2与漏极区D2的扩散，因此于周边区R2的栅极不需要额外增加其长度来因应源极区与漏极区的扩散，故栅极可以形成为具有较小的栅极长度，进而缩小集成电路中周边区R2的组件尺寸。在本实施例中，第二栅极结构140的栅极长度L2小于第一栅极结构110的栅极长度L1。在一实施例中，第二栅极结构140的栅极长度L2与第一栅极结构110的栅极长度L1的比值例如是0.4～0.6。
请参照图1J，对晶胞区R1的衬底100上的间隙壁材料层30a及间隙壁142进行退缩(pullback)工艺，以于晶胞区R1上留下间隙壁材料层30b，并且于周边区R2的第二栅极结构140的侧壁上形成间隙壁144。退缩工艺可以缩减间隙壁142的厚度。在一些实施例中，间隙壁142例如是第一间隙壁；而间隙壁144例如是第二间隙壁。间隙壁142的宽度W1大于间隙壁144的宽度W2，因此可以增加随后形成的金属硅化物层150的面积，进而更有效的降低周边区R2的组件阻值。在一实施例中，间隙壁144的宽度W2可以是间隙壁142的宽度W1的1/2。间隙壁144的形成方法并不以上述为限，在其他的实施例中，也可以将间隙壁142完全移除，而另外形成一个间隙壁。
请参照图1K，形成间隙壁144之后，于衬底100上形成掩模层34。掩模层34例如是图案化的光刻胶。掩模层34的开口裸露出位于周边区R2的源极区S2以及漏极区D2上的覆盖层141以及第二栅极结构140上的覆盖层141。然后，以掩模层34为蚀刻掩模，蚀刻移除周边区R2的衬底100上的部分覆盖层141，以形成覆盖层141a。覆盖层141a裸露出后续形成金属硅化物层150(图1L)的区域。在本实施例中，覆盖层141a裸露出第二栅极结构140的上方区域、源极区S2的上方区域以及漏极区D2的上方区域，甚至裸露出一部分的第一淡掺杂区LDD1及第二淡掺杂区LDD2。
之后，请同时参照图1K及图1L，移除掩模层34。接着，形成金属硅化物层150。金属硅化物层150包括金属硅化物层150a以及金属硅化物层150b。金属硅化物层150a位于未被覆盖层141a覆盖的衬底100的源极区S2与漏极区D2上；金属硅化物层150b位于第二栅极结构140上。在一些实施例中，金属硅化物层150a投影于衬底100上的区域与源极区S2以及漏极区D2投影于衬底100上的区域重叠且相同。在另一些实施例中，金属硅化物层150a投影于衬底100上的区域与源极区S2、漏极区D2以及部分的第一淡掺杂区LDD1及第二淡掺杂区LDD2投影于衬底100上的区域重叠。
至此完成了第二工艺。在一实施例中，第一工艺的最高温度可以是高于第二工艺中的最高温度。在一实施例中，上述第二工艺的最高温度可以是小于550℃。在本实施例中，由于在第一工艺中完成了大部分的高温工艺，而在第二工艺大部分属于较为低温的工艺，因此不会有过多热量累积于周边区R2的衬底100上。在一些实施例中，晶胞区R1的热预算(thermalbudget)大于周边区R2的热预算。通过本发明实施例的工艺，可以减少第二工艺的热预算，避免源极区S2与漏极区D2的扩散，因此于周边区R2可以形成具有较小栅极长度的栅极，进而可以缩小集成电路中周边区R2的组件尺寸。
请参照图1L，进行第二工艺之后，于衬底100上全面性地依序形成停止层146及介电材料层36，如图1L所示。停止层146的材料例如是介电材料。停止层146的材料与介电材料层36不同。在一实施例中，停止层146的材料例如是氮化硅；介电材料层36的材料例如是氧化硅。
请参照图1M，由于晶胞区R1与周边区R2具有不同的组件密度，位于晶胞区R1的组件密度较大，研磨速率较慢；而位于周边区R2的组件密度较小，研磨速率较快，因此，本发明先移除了晶胞区R1上的部分介电材料层36，使所形成介电材料层36a的厚度变得较薄，以降低之后进行平坦化工艺时的负载效应。换言之，位于晶胞区R1的第一栅极结构110上方部分介电材料层36a的高度低于位于周边区R2的介电材料层36a的高度。移除晶胞区R1上的部分介电材料层36的方法可以在衬底100上先形成掩模层(例如是图案化的光刻胶)，以覆盖周边区R2，裸露出晶胞区R1，接着，进行蚀刻工艺，之后再将掩模层移除。
请参照图1N，于形成介电材料层36a后，对介电材料层36a进行平坦化工艺，以形成介电层36b。平坦化工艺例如是化学机械研磨工艺。在进行平坦化工艺时，可以以晶胞区R1上的停止层146或间隙壁材料层30b做研磨停止层。在一实施例中，位于晶胞区R1上的停止层146的顶面与位于周边区R2上的介电层36b的顶面共面，如图1N所示。
请参照图1O，回蚀刻晶胞区R1上的停止层146、间隙壁材料层30b以及覆盖层141，以裸露出绝缘层22a以及覆盖层20a。接着，以绝缘层22a以及介电层36b为掩模，移除晶胞区R1上的覆盖层20a、停止层18及其下方的虚拟插塞10a。接着再移除部分绝缘层22a、部分绝缘层22a下方的部分覆盖层20a以及部分保护层130，以形成绝缘层22b、覆盖层20a及由保护层130a1、130b1及130c1形成的保护层130a，使第一栅极结构110的上方形成倾斜侧壁。然后，再移除虚拟插塞10a底部的保护层130a，以形成暴露出衬底100的第二开口160。由于虚拟插塞10a已经预先形成在第一栅极之间预定形成接触窗插塞的间隙之中，因此，当虚拟插塞10a移除之后，所形成的第二开口160可以自动对准预定形成接触窗插塞的位置。
请参照图1P，形成第二开口160之后，于周边区R2的介电层36c中形成多个第三开口170。第三开口170例如是接触窗开口，暴露出金属硅化物层150a以及150b。形成第三开口170的步骤例如是于衬底100上全面性地形成碳层、氮氧化物层及图案化的光刻胶(未示出)。接着，以图案化的光刻胶为蚀刻掩模，蚀刻氮氧化物层、碳层及介电层36b，以于周边区R2上形成具有多个第三开口170的介电层36c。
请参照图1Q，形成第三开口170之后，于第二开口160及第三开口170中形成多个导体插塞180。在一些实施例中，形成导体插塞180的步骤如下。于衬底100上全面性地形成金属材料层，其中金属材料层填入第二开口160及第三开口170中，以形成导体插塞180。接着，对导体插塞180进行平坦化工艺，以形成介电层36d，使导体插塞180的顶面与介电层36d的顶面共面。
由于保护层130顺应地形成于第一栅极结构110上，因此第一开口116可以形成较大接触面积的导体插塞180。导体插塞180的深宽比范围可以是8至9.5，其中深宽比的定义为导体插塞180的顶面至衬底100表面的高度/导体插塞180的底面的宽度。
综上所述，由于保护层顺应地形成于多个第一栅极结构上，使保护层包覆第一栅极结构的顶面及侧壁，因此可以保护第一栅极结构不受移动离子的干扰，移动离子不会扩散至第一栅极结构内，进而对组件造成损害。此外，在本发明中由于第一工艺已经完成大部分的高温工艺，因此在制作周边区的组件时可以更有效地控制源极区与漏极区的扩散，将周边区的组件控制在较小的栅极长度，进而可以缩小集成电路中周边区的组件尺寸。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种集成电路的制造方法，其特征在于包括：
提供衬底，所述衬底具有晶胞区与周边区；
进行第一工艺，其中所述第一工艺包括：
于所述晶胞区形成多个第一栅极结构，并于所述周边区形成栅极介电材料层与导体层，其中所述第一栅极结构的控制栅极不含金属硅化物；以及
于所述多个第一栅极结构上顺应地形成保护层；
在所述晶胞区上所述多个第一栅极结构之间的所述保护层上形成多个虚拟插塞；以及
于进行所述第一工艺后，进行第二工艺，所述第二工艺包括：
图案化所述周边区中的所述栅极介电材料层与所述导体层，以形成第二栅极结构；以及
于所述第二栅极结构的两侧分别形成源极区与漏极区，其中所述第一工艺的最高温度高于所述第二工艺中的最高温度；
在所述衬底上形成介电层；
移除所述虚拟插塞及其下方的所述保护层，以形成多个第一开口，裸露出所述第一栅极结构之间的所述衬底的表面；
在所述周边区上的所述介电层中形成多个第二开口；以及
在所述多个第一开口中及所述多个第二开口中形成多个导体插塞。
2.根据权利要求1所述的集成电路的制造方法，其中于所述多个第一栅极结构上顺应地形成所述保护层包括：
于所述多个第一栅极结构的顶面与侧壁形成第一氧化硅层；
于所述第一氧化硅层上形成氮化硅层；以及
于所述氮化硅层上形成第二氧化硅层。
3.根据权利要求1所述的集成电路的制造方法，其中所述第一栅极结构为快闪存储器的栅极结构，且所述第二栅极结构为逻辑组件的栅极结构。
4.根据权利要求1所述的集成电路的制造方法，还包括于形成所述介电层之前，于所述第二栅极结构、所述源极区以及所述漏极区上形成金属硅化物层。
5.根据权利要求4所述的集成电路的制造方法，其中形成所述第二栅极结构的步骤至形成所述源极区与所述金属硅化物层的步骤之间包括：
于所述第二栅极结构的侧壁上形成第一间隙壁；
于所述衬底中形成多个掺杂区，以形成所述源极区与所述漏极区；以及
对所述第一间隙壁进行退缩工艺，以形成第二间隙壁。
6.根据权利要求5所述的集成电路的制造方法，其中形成所述介电层的步骤包括：
于所述衬底上形成介电材料层，覆盖所述晶胞区与所述周边区；
移除所述晶胞区上的部分所述介电材料层；以及
对所述介电材料层进行平坦化工艺。
7.根据权利要求6所述的集成电路的制造方法，还包括于所述衬底上形成所述介电材料层之前，于所述衬底上形成停止层，覆盖所述晶胞区与所述周边区，且所述平坦化工艺包括化学机械研磨工艺，且在进行所述化学机械研磨工艺时，以所述停止层为研磨停止层。
8.根据权利要求1所述的集成电路的制造方法制造的一种集成电路，其特征在于包括：
衬底，具有晶胞区与周边区；
多个第一栅极结构，配置于所述晶胞区中，其中所述多个第一栅极结构的控制栅极不含金属硅化物；
顺应保护层，包覆每一所述第一栅极结构的顶面与侧壁；
第二栅极结构，配置于所述周边区中；
源极区与漏极区，配置于所述第二栅极结构两侧的所述衬底中，其中所述第二栅极结构的栅极长度小于所述第一栅极结构的栅极长度；以及
多个导体插塞，配置于两相邻的所述第一栅极结构之间，其中每一所述导体插塞的深宽比范围为8至9.5。
9.根据权利要求8所述的集成电路，还包括：
多个淡掺杂区，位于所述第二栅极结构与所述源极区之间的所述衬底中，以及所述第二栅极结构与所述漏极区之间的所述衬底中；以及
金属硅化物层，配置于所述周边区的所述衬底中，其中所述金属硅化物层于所述衬底的表面的投影与所述淡掺杂区于所述衬底的所述表面的投影部分重叠。
10.根据权利要求8所述的集成电路，其中所述第一栅极结构包括导体层以及顶盖层，所述顶盖层位于所述导体层上，且与所述导体层直接接触。
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