CN111696989B - 存储元件及其制造方法 - Google Patents
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Abstract
本发明提供一种存储元件及其制造方法，所述存储元件包括：基底、多个堆叠结构、间隙壁、介电层以及多个接触插塞。堆叠结构配置于基底上。间隙壁内嵌于堆叠结构中，以使堆叠结构的上部的宽度小于其下部的宽度。介电层共形地覆盖堆叠结构与间隙壁。接触插塞分别配置在堆叠结构之间的基底上。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，尤其涉及一种存储元件及其制造方法。
背景技术
随着半导体技术的提升，半导体存储元件的尺寸愈来愈小，使得半导体存储元件的积集度增加，进而将具有更多功能的元件整合在同一芯片上。在此情况下，半导体存储元件中的线宽亦逐渐缩小，以使电子产品达到轻薄短小的需求。然而，当元件中的线宽愈来愈小的同时，半导体工艺技术也将面临到许多挑战。
发明内容
本发明提供一种存储元件，其具有内嵌于堆叠结构中的间隙壁与共形覆盖堆叠结构的介电层，以达到双重保护的功效。
本发明提供一种存储元件的制造方法，其将间隙壁内嵌于堆叠结构中，以增加对于堆叠结构的上部的保护，藉此提升栅极替代工艺时的工艺裕度。
本发明提供一种存储元件，包括：基底、多个堆叠结构、间隙壁、介电层以及多个接触插塞。堆叠结构配置于基底上。间隙壁内嵌于堆叠结构中，以使堆叠结构的上部的宽度小于其下部的宽度。介电层共形地覆盖堆叠结构与间隙壁。接触插塞分别配置在堆叠结构之间的基底上。
在本发明的一实施例中，上述的存储元件还包括：氧化物层，配置于堆叠结构的下部与介电层之间并延伸至间隙壁与介电层之间，其中位于堆叠结构的上部的侧壁上的氧化物层的厚度小于位于堆叠结构的下部的侧壁上的氧化物层的厚度。
在本发明的一实施例中，位于堆叠结构的上部的侧壁上的介电层的厚度大于位于堆叠结构的下部的侧壁上的介电层的厚度。
在本发明的一实施例中，上述的间隙壁的侧壁与堆叠结构的下部的侧壁实质上共平面。
在本发明的一实施例中，上述的接触插塞为自对准结构，其具有一致的宽度。
本发明提供一种存储元件的制造方法，其步骤如下。于基底上形成堆叠层；图案化堆叠层，以于堆叠层中形成多个开口；于开口的侧壁上形成间隙壁；以间隙壁为掩膜，进行第一蚀刻工艺，以形成多个堆叠结构，其中间隙壁内嵌于堆叠结构中，以使堆叠结构的上部的宽度小于其下部的宽度；于堆叠结构与间隙壁上形成介电层；以及于堆叠结构之间的基底上分别形成多个接触插塞。
在本发明的一实施例中，在形成介电层之前，上述的存储元件的制造方法还包括：进行原位蒸气产生工艺，以于堆叠结构的侧壁上形成氧化物层，其中位于堆叠结构的上部的侧壁上的氧化物层的厚度小于位于堆叠结构的下部的侧壁上的氧化物层的厚度。
在本发明的一实施例中，形成上述的接触插塞的步骤包括以下步骤。于基底上形成第一导体材料，以填入堆叠结构之间的空间。将第一导体材料图案化为多个导体层。进行替代工艺，以将导体层替换为接触插塞。
在本发明的一实施例中，上述的替代工艺包括以下步骤。进行第二蚀刻工艺，移除导体层，以于堆叠结构之间分别形成多个接触窗开口，其中接触窗开口暴露出基底。于接触窗开口中填入第二导体材料，以形成多个接触插塞。
在本发明的一实施例中，上述的第一导体材料与第二导体材料不同。
基于上述，本实施例将间隙壁内嵌于堆叠结构中，再形成介电层以共形覆盖所述堆叠结构。在此情况下，间隙壁与介电层可形成双重保护，以增加对于堆叠结构的上部的保护，藉此提升栅极替代工艺时的工艺裕度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1K是沿着本发明一实施例的存储元件的制造流程的剖面示意图。
具体实施方式
图1A至图1K是沿着本发明一实施例的存储元件的制造流程的剖面示意图。
请参照图1A，本实施例提供一种存储元件10(如图1K所示)的制造方法，其步骤如下。首先，提供一初始结构10a，其包括基底100、堆叠层102以及掩膜图案114。在一实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。在本实施例中，基底100可以是硅基底，而此剖面图1A可例如是沿着有源区(active areas)方向延伸。
如图1A所示，堆叠层102配置于基底100上。具体来说，堆叠层102由下往上依序包括：介电层104、第一导体层106、介电层108、第二导体层110以及顶盖层112。在一实施例中，介电层104的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅、高介电常数(k>4)的介电材料或其组合。第一导体层106的材料包括导体材料，其可例如是金属材料、多晶硅或其组合。介电层108的材料包括氧化硅、氮化硅或其组合，其可例如是氧化物/氮化物/氧化物(Oxide-Nitride-Oxide,ONO)所构成的复合层。第二导体层110的材料包括导体材料，其可例如是金属材料、多晶硅或其组合。顶盖层112的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅或其组合。
如图1A所示，掩膜图案114配置于堆叠层102上。在一实施例中，掩膜图案114的材料可例如是碳、光致抗蚀剂类材料等合适材料。
请参照图1A与图1B，图案化堆叠层102，以于堆叠层102中形成多个开口115。详细地说，以掩膜图案114为掩膜，进行蚀刻工艺，以移除部分顶盖层112与部分第二导体层110。接着，移除掩膜图案114。在此情况下，如图1B所示，第二导体层110a包括主体部110m与位于主体部110m上的突出部110p。突出部110p突出于主体部110m的顶面，且顶盖层112a位于突出部110p上。
如图1B所示，在开口115的侧壁上形成间隙壁116。在一些实施例中，间隙壁116的形成方法包括：在基底100上形成间隙壁材料(未示出)，其共形地覆盖顶盖层112a的表面与第二导体层110a的表面；接着，进行非等向性蚀刻工艺，移除部分间隙壁材料，以暴露出主体部110m。在一实施例中，间隙壁材料包括介电材料。在本实施例中，间隙壁材料可以是氮化硅。在替代实施例中，间隙壁116的厚度116t可介于0nm至20nm之间，例如约为5nm。
请参照图1B与图1C，以间隙壁116为掩膜，进行第一蚀刻工艺，以形成多个堆叠结构122。详细地说，在第一蚀刻工艺中，未被顶盖层112a与间隙壁116覆盖的第二导体层110a及其下方的介电层108、第一导体层106以及介电层104皆被移除，以暴露出基底100。在此情况下，多个堆叠结构122形成在基底100上，且间隙壁116形成在堆叠结构122的上侧壁122s2上。
具体来说，如图1C所示，堆叠结构122由下往上依序包括：穿隧介电层124、浮置栅极126、栅间介电层128、控制栅极130以及顶盖层132。控制栅极130包括下部130a与上部130b。间隙壁116覆盖顶盖层132的侧壁与上部130b的侧壁S1。在一实施例中，下部130a的宽度W1大于上部130b的宽度W2，且下部130a的高度H1与上部130b的高度H2的比(H1/H2)约为0至2。但本发明不以此为限，在其他实施例中，高度H1与高度H2的比(H1/H2)可依需求来调整。
从另一角度来看，堆叠结构122也分成下部122a与上部122b，其中下部122a与上部122b之间的界面亦与下部130a与上部130b之间的界面相同。在一些实施例中，间隙壁116内嵌在堆叠结构122的上部122b中，以使堆叠结构122的上部122b的宽度W2小于其下部122a的宽度W1。在替代实施例中，由于间隙壁116与堆叠结构122是在同一蚀刻工艺中形成的，因此，间隙壁116的侧壁116s与控制栅极130的下部130a的侧壁S1实质上共平面。在替代实施例中，下部130a的宽度W1等于上部130b的宽度W2与间隙壁116的厚度116t的总和。
如图1C所示，在形成堆叠结构122之后，还包括在堆叠结构122之间的基底100中分别形成多个掺杂区120。在一实施例中，掺杂区120具有与基底100相反的导电型。举例来说，当基底100为P型导电型，掺杂区120则为N型导电型；反之亦然。在本实施例中，掺杂区120可视为存储元件的源极/漏极(S/D)区，而堆叠结构122则可视为存储元件的字线栅极结构。在另一实施例中，还包括硅化物层(未示出)形成在掺杂区120上，以降低S/D区的电阻值。
请参照图1D，进行原位蒸气产生(in-situ steam generation，ISSG)工艺，以于堆叠结构122的侧壁122s上形成氧化物层138。在本实施例中，上述的原位蒸气产生工艺可氧化或修补堆叠结构122因非等向性蚀刻工艺而受损的表面。在一实施例中，由于间隙壁116覆盖堆叠结构122的上部122b的侧壁122s2，因此，位于堆叠结构122的下部122a的侧壁122s1上的氧化物层138的厚度T1大于位于堆叠结构122的上部122b的侧壁122s2上的氧化物层138的厚度T2，如图1D所示。在另一实施例中，位于控制栅极130的下部130a的侧壁S1上的氧化物层138的厚度T1大于位于控制栅极130的上部130b的侧壁S2上的氧化物层138的厚度T2。在替代实施例中，氧化物层138的厚度T1可介于0nm至20nm之间，例如约为5nm；而氧化物层138的厚度T2可介于0nm至10nm之间，例如约为1nm。
请参照图1D与图1E，于堆叠结构122上依序形成介电层140、142、144。介电层140、142、144共形地覆盖堆叠结构122的表面。在一实施例中，介电层140包括氧化物(例如氧化硅)，介电层142包括氮化物(例如氮化硅)，介电层144包括氧化物(例如氧化硅)。介电层140、142、144的形成方法可以是化学气相沉积法、原子层沉积法等合适形成方法。介电层140的厚度可介于0nm至20nm之间，例如约为5nm；介电层142的厚度可介于0nm至20nm之间，例如约为10nm；而介电层144的厚度可介于0nm至30nm之间，例如约为24nm。
在形成介电层140、142、144之后，于基底100上形成第一导体材料146，以填入堆叠结构122之间的空间并覆盖堆叠结构122的顶面。在一些实施例中，第一导体材料146可例如是掺杂多晶硅、非掺杂多晶硅或其组合。
之后，在第一导体材料146上形成掩膜图案148。如图1E所示，掩膜图案148对应堆叠结构122之间的掺杂区120。在一些实施例中，掩膜图案148的材料可例如是碳、光致抗蚀剂类材料等合适材料。在替代实施例中，掩膜图案148可以是硬掩膜层，其包括硅层、金属层、碳层或其组合。
请参照图1E与图1F，将第一导体材料146图案化为多个导体层146a。详细地说，以掩膜图案148为掩膜，移除部分第一导体材料146，暴露出堆叠结构122上的介电层144，藉此形成导体层146a。在此情况下，在一实施例中，导体146a可以是条状结构(在上视图中)，其可例如是虚拟源极接触插塞(dummy source contact plugs)。在另一实施例中，导体层146a可以是岛状结构(在上视图中)，或是柱状结构(在剖面图中)，其可例如是虚拟漏极接触插塞(dummy drain contact plugs)。于此，所谓的“虚拟(dummy)”是指会被后续取代工艺所移除的结构。
请参照图1G至图1K，进行替代工艺(replacement process)，以将导体层146a替换为多个接触插塞156。具体来说，请参照图1G，在基底100上形成介电层150。介电层150填入导体层146a之间的空间且覆盖掩膜图案148的顶面148t。在一些实施例中，介电层150的材料包括氧化硅、氮化硅、氮氧化硅、旋涂式介电材料(Spin on dielectric，SOD)或其组合。
请参照图1G与图1H，进行平坦化工艺，移除部分介电层150，以暴露出掩膜图案148的顶面148t。在此情况下，掩膜图案148的顶面148t与介电层150a的顶面150t可视为共平面。
请参照图1H与图1I，进行第二蚀刻工艺，移除掩膜图案148与其下方的导体层146a，以于堆叠结构122之间的掺杂区120上形成多个开口152(亦可称为接触窗开口)。在一些实施例中，上述的第二蚀刻工艺包括第一蚀刻步骤与第二蚀刻步骤。首先，进行第一蚀刻步骤移除掩膜图案148，以暴露出导体层146a。接着，进行第二蚀刻工艺，移除导体层146a，以暴露出基底100。在此情况下，如图1I所示，多个开口152分别形成在堆叠结构122之间的掺杂区120上。在一实施例中，由于开口152的形成不需要任何掩膜便可对准掺杂区120，因此，此开口152可视为自对准开口(self-aligned opening)。自对准开口152包括下部开口152a与上部开口152b。在本实施例中，如图1I所示，上部开口152b的宽度W4大于下部开口152a的宽度W3。此宽度差异来自于氧化物层138的厚度差异。此上宽下窄的开口152有利于后续接触插塞156的形成。
在一些实施例中，根据掩膜图案148与导体层146a的材料不同，第一蚀刻步骤与第二蚀刻步骤包括具有不同蚀刻气体来进行蚀刻的干式蚀刻工艺，或是具有不同蚀刻溶液来进行蚀刻的湿式蚀刻工艺。具体来说，在第一蚀刻步骤中，掩膜图案148与介电层150a、导体层146a具有高蚀刻选择比。也就是说，在进行第一蚀刻步骤过程中，掩膜图案148被移除或完全移除，仅少量的介电层150a与导体层146a被移除。相似地，在第二蚀刻步骤中，导体层146a与介电层150a亦具有高蚀刻选择比。也就是说，在进行第二蚀刻步骤过程中，导体层146a被移除或完全移除，仅少量的介电层150a被移除。
值得注意的是，本实施例利用由氮化硅所构成的间隙壁116与介电层142来达到双重保护功效。具体来说，即使在形成掩膜图案148有重叠偏移(overlap shift)时，仍可保护堆叠结构122(特别是上部122b)不被上述第二蚀刻工艺所损坏，以保持堆叠结构122的完整性，进而提升可靠度。换言之，本实施例可增加替代工艺(特别是第二蚀刻工艺)时的工艺裕度。另外，如图1I所示，此上宽下窄的开口152有助于完全移除导体层146a，特别是完全移除下部开口152a中的导体层146a。
请参照图1I与图1J，进行修整工艺(trimming process)，以移除下部开口152a两侧的部分介电层144，藉此扩宽下部开口152a。在此情况下，如图1J所示，经修整后的开口154具有一致的宽度W5。也就是说，从剖面图上来看，开口154可以是一矩形，其具有实质上垂直于基底100的顶面的侧壁。在一实施例中，开口154的宽度W5可大于或等于上部开口152b的宽度W4。在一些实施例中，上述的修整工艺包括干式蚀刻工艺，例如是反应性离子蚀刻(RIE)工艺。
请参照图1J与图1K，在开口154中填入第二导体材料，以形成多个接触插塞156，进而完成本实施例的存储元件10。在一实施例中，第二导体材料与第一导体材料146不同。在另一实施例中，第二导体材料包括金属材料(例如是W、Cu、AlCu等)、阻障金属(例如是Ti、TiN、Ta、TaN等)或其组合，其形成方法可以是电镀法、物理气相沉积法(physical vapordeposition，PVD)、化学气相沉积法等合适形成方法。在本实施例中，由于接触插塞156的形成不需要任何掩膜便可对准掺杂区120，因此，此接触插塞156可视为自对准接触插塞。在替代实施例中，如图1K所示，自对准接触插塞156具有一致的宽度W6，其可介于0nm至80nm之间，例如是40nm。
请参照图1K，本实施例的存储元件10，包括：基底100、多个堆叠结构122、间隙壁116、氧化物层138、介电层140、142、144、150a以及多个接触插塞156。堆叠结构122配置于基底100上。间隙壁116内嵌于堆叠结构122中，以使堆叠结构122的上部122b的宽度W2小于其下部122a的宽度W1。介电层140、142、144共形地覆盖堆叠结构122与间隙壁116。以下，将三层介电层140、142、144视为一整个介电层141。氧化物层116配置于堆叠结构122的下部122a与介电层141之间，并延伸至间隙壁116与介电层141之间。接触插塞156分别配置在堆叠结构122之间的基底100上。
在一些实施例中，位于堆叠结构122的下部122a的侧壁122s1上的氧化物层138的厚度T1大于位于堆叠结构122的上部122b的侧壁122s2上的氧化物层138的厚度T2，如图1K所示。在此情况下，位于堆叠结构122的上部122b的侧壁122s2的介电层141的厚度T4大于位于堆叠结构122的下部122a的侧壁122s1上的介电层141的厚度T3。也就是说，在接触插塞156的宽度W6固定的情况下，较厚的介电层141覆盖堆叠结构122的上部122b的侧壁122s2，其可强化堆叠结构122的上部122b的保护，以避免上述第二蚀刻工艺的损坏，进而保持堆叠结构122的完整性。
综上所述，本发明将间隙壁内嵌于堆叠结构中，再形成介电层以共形覆盖所述堆叠结构。在此情况下，间隙壁与介电层可形成双重保护，以增加对于堆叠结构的上部的保护，藉此提升栅极替代工艺时的工艺裕度。
Claims (8)
1.一种存储元件，包括：
多个堆叠结构，配置于基底上，其中每一个堆叠结构至少包括：
穿隧介电层，配置于所述基底上；
浮置栅极，配置于所述穿隧介电层上；
栅间介电层，配置于所述浮置栅极上；以及
控制栅极，配置于所述栅间介电层上，其中所述控制栅极包括下部与位于所述下部上的上部，且所述控制栅极的所述下部的宽度大于所述控制栅极的所述上部的宽度，其中所述上部覆盖所述下部的顶面的第一部分且暴露出所述下部的所述顶面的第二部分；
间隙壁，配置于所述控制栅极的所述下部的所述第二部分上且覆盖所述控制栅极的所述上部的侧壁，以使所述堆叠结构的上部的宽度小于其下部的宽度，其中所述间隙壁包括彼此相对的内侧壁与外侧壁，所述内侧壁直接接触所述控制栅极的所述上部的所述侧壁，且所述外侧壁与所述控制栅极的所述下部的侧壁齐平；
介电层，共形地覆盖所述堆叠结构与所述间隙壁；
多个接触插塞，分别配置在所述堆叠结构之间的所述基底上；以及
氧化物层，覆盖且直接接触所述间隙壁的所述外侧壁与所述控制栅极的所述下部的所述侧壁，而未覆盖所述多个堆叠结构的顶面，其中所述氧化物层在所述控制栅极的所述下部的所述顶面与所述间隙壁的底面接触的延伸平面处具有厚度变化，其中位于所述延伸平面的上方的所述氧化物层的厚度小于位于所述延伸平面的下方的所述氧化物层的厚度。
2.根据权利要求1所述的存储元件，其中位于所述堆叠结构的所述上部的侧壁上的所述介电层的厚度大于位于所述堆叠结构的所述下部的侧壁上的所述介电层的厚度。
3.根据权利要求1所述的存储元件，其中所述间隙壁的侧壁与所述堆叠结构的所述下部的侧壁实质上共平面。
4.根据权利要求1所述的存储元件，其中所述接触插塞为自对准结构，其具有一致的宽度。
5.一种存储元件的制造方法，包括：
在基底上形成堆叠层；
图案化所述堆叠层，以于所述堆叠层中形成多个开口；
在所述开口的侧壁上形成间隙壁；
以所述间隙壁为掩膜，进行第一蚀刻工艺，以形成多个堆叠结构，其中所述间隙壁内嵌于所述堆叠结构中，以使所述堆叠结构的上部的宽度小于其下部的宽度；
在所述堆叠结构与所述间隙壁上形成介电层；以及
在所述堆叠结构之间的所述基底上分别形成多个接触插塞，其中形成所述接触插塞的步骤包括：
在所述基底上形成第一导体材料，以填入所述堆叠结构之间的空间；
将所述第一导体材料图案化为多个导体层；以及
进行替代工艺，以将所述导体层替换为所述接触插塞。
6.根据权利要求5所述的存储元件的制造方法，其中在形成所述介电层之前，还包括：
进行原位蒸气产生工艺，以于所述堆叠结构的侧壁上形成氧化物层，其中位于所述堆叠结构的所述上部的侧壁上的所述氧化物层的厚度小于位于所述堆叠结构的所述下部的侧壁上的所述氧化物层的厚度。
7.根据权利要求5所述的存储元件的制造方法，其中所述替代工艺包括：
进行第二蚀刻工艺，移除所述导体层，以于所述堆叠结构之间分别形成多个接触窗开口，其中所述接触窗开口暴露出所述基底；以及
在所述接触窗开口中填入第二导体材料，以形成所述多个接触插塞。
8.根据权利要求7所述的存储元件的制造方法，其中所述第一导体材料与所述第二导体材料不同。
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