KR20070005849A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 자기 정렬된 콘택홀을 갖는 반도체 소자의 제조방법을 제공한다. 이 방법에서 반도체 기판 상에 절연막이 형성되고, 그 절연막 상에 격자구조를 갖는 복수개의 제 1 패턴 및 제 2 패턴이 형성된다. 서로 인접한 한 쌍의 제 1 패턴과 서로 인접한 한 쌍의 제 2 패턴 사이에 한정되는 적어도 하나의 영역에 노출된 절연막이 식각되어 콘택홀이 만들어 진다. 콘택홀은 제 1 및 제 2 패턴의 모든 방향에 대하여 자기 정렬된다.
반도체, 콘택홀, 자기 정렬

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1a 내지 도 1d는 본 발명에 따른 자기 정렬된 콘택구조의 개념도들;
도 2a는 본 발명의 일 실시예에 따른 자기 정렬된 콘택구조를 갖는 반도체 소자의 셀 어레이의 일부를 나타낸 평면도; 도 2b 및 도 2c는 각각 도 2a의 I-I 및 I'-I' 선을 따라 취해진 단면도;
도 3a는 본 발명의 다른 실시예에 따른 자기 정렬된 콘택구조를 갖는 반도체 소자의 셀 어레이의 일부를 나타낸 평면도; 도 3b 및 도 3c는 각각 도 3a의 II-II 및 II'-II' 선을 따라 취해진 단면도;
도 4a는 본 발명의 또 다른 실시예에 따른 자기 정렬된 콘택구조를 갖는 반도체 소자의 셀 어레이의 일부를 나타낸 평면도; 도 4b 및 도 4c는 각각 도 4a의 III-III 및 III'-III' 선을 따라 취해진 단면도;
도 5 내지 도 12는 본 발명의 실시예들에 따른 자기 정렬된 콘택구조들을 형성하는 공정을 설명하는 도면들;
도 13 내지 도 17은 본 발명의 추가적 실시예들에 따른 자기 정렬된 콘택구조들을 설명하는 도면들.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 자기 정렬된 콘택홀을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 콘택홀은 반도체 기판에 형성된 하부 및 상부 도전체들을 전기적으로 접속시키기 위한 수단이다. 즉, 콘택홀은 하부 및 상부 도전체들 사이에 형성된 절연막을 관통하는 통로이며, 콘택홀 내에 형성된 도전 물질이 하부와 상부 도전체들을 전기적으로 접속시킨다.
반도체 소자의 고집적화 경향에 따라, 콘택홀의 직경이 점점 감소하고 있으며, 콘택홀과 하부 도전체간의 정렬 마진도 점점 감소하고 있다. 이에 더하여, 포토리소그라피 공정이 정의할 수 있는 최소 직경에 비하여 더 작은 직경을 갖는 콘택홀이 요구되기도 한다. 이러한 문제점들을 해결하기 위한 방안으로, 자기 정렬된 콘택(self-aligned contact; SAC) 홀이 제안된 바 있다.
자기 정렬된 콘택홀을 형성하는 방법을 간략히 설명하면, 기판상에 도전막 및 하드 마스크막을 연속적으로 형성하고, 이들을 패터닝하여 도전체 및 하드 마스크 패턴이 적층된 구조물을 형성한다. 도전체 및 하드 마스크 패턴의 측벽에 절연 스페이서를 형성하고, 층간 절연막을 기판 전면 상에 형성한다. 이때, 하드 마스크 패턴 및 절연 스페이서는 층간 절연막에 대하여 식각선택비를 갖는다. 이어서, 층간 절연막을 관통하되, 하드 마스크 패턴 및 절연 스페이서에 정렬된 측벽을 갖는 자기 정렬된 콘택홀을 형성한다.
종래 기술에 따른 자기 정렬된 콘택홀 형성 방법은, 하드 마스크 패턴에 수직한 방향으로 자기 정렬 가능하여 고집적화에 유리하다. 포토리소그라피 공정에서 콘택홀이 형성될 부분에 대한 오정렬이 발생되더라도, 위와 같은 자기 정렬에 의하여 하드 마스크 패턴에 수직한 방향으로는 하드 마스크 패턴들 사이의 원하는 위치에 관통홀이 형성될 수 있다. 그러나, 하드 마스크 패턴과 평행한 방향으로는 자기 정렬되지 않으므로, 하드 마스크 패턴에 평행한 방향으로는 원하는 위치와는 다른 오정렬된 위치에 관통홀이 형성될 수 있다. 따라서, 하드 마스크 패턴 방향으로는 콘택들간의 간격이 좁게 배치될 수 없기 때문에, 고집적화에 불리하다.
따라서, 자기 정렬되는 콘택홀을 형성하기 위한 새로운 방법이 요구되고 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로서, 본 발명은 교차하는 방향 모두에 자기 정렬되는 콘택홀을 갖는 반도체 소자 및 그 제조방법을 제공하기 위한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 자기 정렬된 콘택홀을 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 기판 상에 절연막을 형성하고, 복수개의 제 1 패턴 및 제 2 패턴을 형성하여 격자구조를 갖도록 하고, 절연막을 식각하여 콘택홀을 형성하는 것을 포함한다. 상기 콘택홀은 서로 인접한 한 쌍의 제 1 패턴과 서로 인접한 한 쌍의 제 2 패턴 사이에 한정되는 적어도 하나의 영역에 서, 제 1 및 제 2 패턴에 대하여 자기 정렬된다. 콘택홀이 제 1 패턴뿐만 아니라, 이에 교차하는 다른 패턴으로도 자기 정렬되므로, 소정(predetermined)의 위치에 용이하게 정렬될 수 있다. 더구나, 좁은 간격으로 배치되는 콘택들 사이의 간격이 일정하게 유지될 수 있으므로, 고집적화에 보다 유리하다.
본 발명은 자기 정렬된 콘택홀을 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴을 형성하되, 이 구조물은 제 1 방향을 따라 신장하고 서로 이격되도록 형성된다. 복수개의 구조물을 덮는 층간 절연막이 형성되고, 층간 절연막 상에 제 1 방향에 교차하는 제 2 방향을 따라 신장하고 서로 이격된 복수개의 제 2 마스크 패턴이 형성되고, 층간 절연막이 식각되어 콘택홀이 형성된다. 콘택홀은 서로 인접한 한 쌍의 제 1 마스크 패턴과 서로 인접한 한 쌍의 제 2 마스크 패턴 사이에 한정되는 적어도 하나의 콘택 영역에서, 제 1 및 제 2 마스크 패턴에 대하여 자기 정렬된다.
상기 반도체 기판에는 제 2 방향으로 신장하고 활성영역을 정의하는 소자분리막이 형성될 수 있다. 제 2 마스크 패턴은 소자분리막에 정렬될 수 있다. 이에 따라, 콘택홀은 게이트 상의 마스크 패턴 및 소자분리막 모두에 자기 정렬되어, 반도체 기판상의 원하는 소정의 위치에 정확하게 형성될 수 있다. 게이트 전극 방향으로의 자기 정렬이 가능하다.
제 2 마스크 패턴들을 덮는 제 2 층간 절연막을 더 형성할 수 있다. 이 콘택홀은 제 2 층간 절연막 및 제 1 층간 절연막을 식각하여 형성된다. 이 콘택홀은 적어도 제 1 마스크 패턴들 사이 및 그 하부에 형성되는 제 1 콘택홀과, 제 1 마스크 패턴 상부에 형성되고 제 1 콘택홀에 연결되는 제 2 콘택홀로 이루어진다. 제 1 콘택홀은 제 1 마스크 패턴 및 제 2 마스크 패턴에 자기 정렬되고, 제 2 콘택홀은 제 2 마스크 패턴에 자기 정렬되도록 형성된다.
상기 제 1 및 제 2 마스크 패턴은 실리콘 산화막 식각 공정에 대한 식각 선택비를 갖는 식각 저지막을 포함한다. 식각 저지막은 실리콘 질화막, 실리콘 산화막/실리콘 질화막의 복합막 또는 언도프된 폴리 실리콘막일 수 있다. 한편, 제 1 마스크 패턴 및 제 2 마스크 패턴은 서로 다른 식각 선택비를 가지는 물질로 형성될 수 있다.
상기 게이트의 측벽에 측벽 절연막이 형성될 수 있다. 측벽 절연막은 절연막 스페이서일 수 있다. 게이트가 폴리실리콘으로 구성된 경우 측벽 절연막은 폴리실리콘의 산화에 의해 형성될 수 있다. 또한, 콘택홀의 내벽에 절연막 스페이서가 형성될 수 있으며, 절연막 스페이서는 실리콘 질화막으로 구성될 수 있다. 이에 따라, 콘택홀의 형성을 위한 식각에 의하여 마스크 패턴의 일부가 손상을 받아 콘택 플러그와 게이트 전극 간의 절연 특성이 열화(degrade)되는 것이 방지될 수 있다.
반도체 소자의 평탄화를 위해, 반도체 기판의 전면 식각에 의해 제 2 마스크 패턴이 제거될 수 있다.
본 발명은 자기 정렬된 콘택홀을 갖는 반도체 소자를 제공한다. 이 소자는 반도체 기판과, 반도체 기판에 활성영역을 정의하는 소자분리막과, 반도체 기판상 에 게이트 및 제 1 마스크 패턴이 적층되어 제 1 방향을 따라 신장하고 서로 이격된 복수개의 게이트 구조 패턴들을 포함한다. 또한, 복수개의 게이트 구조패턴들을 덮는 층간 절연막과 층간 절연막 상에 제 2 방향을 따라 신장하고 서로 이격된 복수개의 제 2 마스크 패턴들과, 서로 인접한 한 쌍의 제 1 마스크 패턴들과 서로 인접한 한 쌍의 제 2 마스크 패턴들 사이에서 한정되되 제 1 및 제 2 마스크 패턴에 대하여 자기 정렬되는 적어도 하나의 콘택홀 내에 형성된 도전막을 포함한다.
본 발명은 자기 정렬된 콘택홀을 갖는 반도체 소자를 제공한다. 이 소자는 반도체 기판, 반도체 기판에 활성영역을 정의하는 소자분리막, 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층되어 제 1 방향을 따라 신장하고 서로 이격된 복수개의 구조물, 적어도 복수개의 구조물을 덮는 제 1 층간 절연막, 및 반도체 기판을 노출시키도록 제 1 층간 절연막에 형성되는 제 1 콘택홀에 채워진 콘택 플러그를 포함한다. 이 콘택홀은 적어도 제 1 마스크 패턴들 사이 및 그 하부에 형성되는 제 1 콘택홀과, 제 1 마스크 패턴 상부에 형성되고 제 1 콘택홀에 연결되는 제 2 콘택홀로 구성된다. 제 1 콘택홀은 제 1 마스크 패턴의 일 면에 자기 정렬된 제 1 방향의 제 1 측벽과, 일 면에 대향하는 다른 제 1 마스크 패턴의 타 면에 자기 정렬되고 제 1 측벽에 평행하게 이격된 제 2 측벽과, 제 1 방향에 교차하는 제 2 방향의 제 3 측벽과, 제 3 측벽에 평행하게 이격된 제4 측벽을 가진다. 제 2 콘택홀은 제 1 측벽 외곽의 제5 측벽과, 제 2 측벽 외곽의 제6 측벽과, 제 3 측벽 및 상기 제4 측벽을 가지며, 제 2 방향으로 연장될 수 있다. 제 2 콘택홀은 제 1 콘택홀 보다 넓은 단면적을 갖는다. 소자분리막은 제 2 방향으로 신장하며, 제 3 및 제4 측벽은 소자분리막에 정렬된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 패턴, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막, 다른 패턴 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1d는 본 발명에 따른 자기 정렬된 콘택 구조의 개념도들이다.
도 1a를 참조하면, 본 발명에 따른 자기 정렬된 콘택 구조의 일 예가 개시된다. 기판(10) 상에 복수개의 제 1 물질 패턴(12)과 제 2 물질 패턴(14)이 서로 교차되는 격자구조가 만들어지며, 제 1 물질 패턴과 제 2 물질 패턴이 서로 접할 수 있다. 층간 절연막(30)이 기판상에 배치될 수 있다. 한편, 제 1 물질 패턴 및/또는 제 2 물질 패턴을 덮는 다른 층간 절연막들이 추가로 배치될 수도 있다. 콘택홀(20)은 제 1 방향을 따라 신장하고 서로 이격된 한 쌍의 제 1 물질 패턴(12)과, 제 1 방향에 교차하는 제 2 방향을 따라 신장하고 서로 이격된 한 쌍의 제 2 물질 패턴(14)에 의해 한정되는 영역에 형성된다. 콘택홀(20)은 한 쌍의 제 1 물질 패턴(12) 사이 및 그 하부의 층간 절연막에 형성되는 제 1 콘택홀(20a)과, 제 1 콘택 홀의 상부면에 연결되고 제 2 물질 패턴(14) 사이의 층간 절연막에 형성되는 제 2 콘택홀(20b)로 구성될 수 있다.
콘택홀은 제 1 방향 및 제 2 방향을 따라 복수개 배열될 수 있다. 도전성 물질이 콘택홀(20)에 채워져 콘택 플러그를 형성하여, 기판(10)과 층간 절연막(30)의 상부를 전기적으로 연결한다.
제 1 물질 패턴(12) 및 제 2 물질 패턴(14)은 층간 절연막(30)을 구성하는 실리콘 산화막을 식각할 때, 식각 저지 특성이 좋은 식각 저지막일 수 있다. 이러한 식각 저지막은 실리콘 질화막, 실리콘 산화막/실리콘 질화막의 적층막 또는 언도프된 폴리 실리콘막일 수 있다. 한편, 제 1 물질 패턴(12) 및 제 2 물질 패턴(14)는 서로 다른 식각 선택비를 가지는 물질로 형성될 수 있다.
이와 같이, 제 1 콘택홀(20a)은 제 1 및 제 2 물질 패턴(12,14) 모두에 자기 정렬된다. 반면에, 제 2 콘택홀(20b)은 제 2 물질 패턴(14)에만 자기 정렬되고, 제 2 방향으로는 자기 정렬되지 않는다.
도 1b 내지 도 1d는 도 1a의 변형예들이다. 도 1b를 참조하면, 도 1a의 구조와는 달리, 제 1 물질 패턴(12)이 제 2 물질 패턴(14)에 접하지 않는다. 제 1 물질 패턴(12) 상의 층간 절연막(30)을 개재하여 제 2 물질 패턴(14)이 배치된 구조이다. 도 1c를 참조하면, 제 3 물질 패턴(16)이 추가로 배치된다. 제 3 물질 패턴(16)은 제 1 물질 패턴(12) 또는 제 2 물질 패턴(14)에 정렬되며, 콘택홀 형성시 자기 정렬이 보다 정확해지도록 한다. 도 1d를 참조하면, 제 1 물질 패턴(12)과 제 2 물질 패턴(14)의 하부면이 층간 절연막에 접하도록 동일한 평면상에 배치 된 구조로서, 동일한 적층막으로 형성될 수 있다. 이에 따라 소자의 높이를 증가시키지 않고도 양방향으로 자기 정렬된 콘택구조의 형성이 가능하다. 또한, 한 번의 증착 및 포토 공정으로 패턴이 형성될 수 있으므로, 공정이 보다 단순해질 수 있다.
본 발명의 실시예들을 비휘발성 메모리 소자의 예를 들어 보다 구체적으로 설명한다. 하지만, 본 발명은 비휘발성 메모리 소자에 한정되는 것은 아니고, 다양한 형태의 반도체 소자에 응용 가능하다.
도 2a는 본 발명의 일 실시예에 따른 자기 정렬된 콘택 구조를 갖는 반도체 소자의 셀 어레이의 일부를 도시한 평면도이며, 도 2b 및 도 2c는 각각 I-I 선 및 I'-I' 선에 대한 단면도이다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(110)에 복수개의 활성영역(114)들을 한정하는 소자분리막(112)이 형성되어 있다. 반도체 기판(110) 상에는 활성영역(114) 및 소자분리막(112)을 가로질러, 제 1 방향으로 신장하고 소정 간격으로 서로 이격된 복수개의 워드라인(120)들이 배치된다.
워드라인(120)은 반도체 기판상의 게이트 절연막(116)에 게이트(122) 및 제 1 마스크 패턴(124)이 적층된 게이트 구조 패턴이다. 게이트 절연막(116)은 터널 절연막, 트랩절연막, 블로킹 절연막으로 구성될 수 있다. 또는, 게이트(122)는 부유 게이트, 게이트간 유전막 및 제어 게이트로 구성된 적층 게이트일 수 있다. 워드라인(120)들의 가장자리에는 워드라인과 동일한 구조를 갖는 선택라인(120')이 배치된다. 선택라인(120')은 게이트 측벽의 측벽 절연막(123) 형성에 의하여 게이 트의 폭이 감소되는 것을 감안하여, 워드라인(120)보다 넓은 폭을 갖도록 구성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니다. 선택라인들 사이의 드레인 영역에는 비트라인 콘택 플러그(138)가 연결된다. 워드라인(120)의 양측에는 소오스/드레인 영역(미도시)이 배치되어 셀 트랜지스터를 구성한다.
워드라인(120) 및 선택라인(120')의 상부에는 반도체 기판 전면을 덮는 층간 절연막(130)이 형성되어 있다. 층간 절연막은 실리콘 산화막을 포함하는 막일 수 있다.
층간 절연막(130) 상에는 제 1 방향에 교차하는 제 2 방향을 따라 신장되고 서로 이격된 복수개의 제 2 마스크 패턴(134)이 더 배치된다. 이 제 2 마스크 패턴(134)은 소자분리막(112) 상에 정렬되도록 배치되는 것이 바람직하다. 한편, 층간 절연막은 제 2 마스크 패턴(134)의 상부를 덮도록 추가로 형성될 수도 있다.
콘택홀(136)은 층간 절연막(130)을 관통하여 형성되며, 이상과 같이 배치된 제 1 마스크 패턴(124) 및 제 2 마스크 패턴(134)에 대하여 자기 정렬된다. 예컨대, 콘택홀(136)은 서로 인접한 한 쌍의 제 1 마스크 패턴(124)과 서로 인접한 한 쌍의 제 2 마스크 패턴(134) 사이에 한정되는 적어도 하나의 콘택 영역(132)에 형성된다. 이 콘택홀은 적어도 한 쌍의 제 1 마스크 패턴(124) 사이 및 그 하부의 층간 절연막에서 반도체 기판(110)을 노출하도록 형성되는 제 1 콘택홀(136a)과, 제 1 콘택홀의 상부에 연결되고 제 2 마스크 패턴(134) 사이에 형성되는 제 2 콘택홀(136b)로 구분될 수 있다.
제 1 콘택홀(136a)은 제 1 마스크 패턴(124)의 일 면에 자기 정렬된 제 1 방 향의 제 1 측벽(A)과, 일 면에 대향하는 다른 제 1 마스크 패턴(124)의 타 면에 자기 정렬되고 제 1 측벽에 평행하게 이격된 제 2 측벽(B)과, 제 2 방향의 제 3 측벽(C)과, 제 3 측벽에 평행하게 이격된 제4 측벽(D)에 의해 정의된다. 제 3 측벽(C)은 제 2 마스크 패턴(134)의 일 면에 자기 정렬되며, 제4 측벽(D)은 일 면에 대향하는 다른 제 2 마스크 패턴(134)의 타 면에 자기 정렬되어, 소자분리막에 자기 정렬될 수 있다.
한편, 제 2 콘택홀(136b)은 하부보다 상부가 넓은 깔대기 모양의 경사진 구조일 수 있으며, 제 1 콘택홀(136a) 보다 넓은 면적을 가질 수 있다.
제 1 마스크 패턴(124)의 하부면에서 제 1 콘택홀(136a)의 측벽들(A,B)과 게이트(122) 사이에는 측벽 절연막(123)이 배치될 수 있다. 측벽 절연막(123)은 실리콘 산화막으로 구성될 수 있으며, 바람직하게는 게이트를 구성하는 폴리 실리콘의 산화에 의하여 만들어질 수 있다. 나아가, 측벽 절연막(123)은 게이트(122)의 측벽을 따라 형성된 실리콘 산화막과, 콘택홀의 측벽들에 접하는 실리콘 질화막을 포함하여 구성될 수도 있다. 한편, 콘택홀의 측벽에는 절연막 스페이서가 추가로 배치될 수 있다. 이러한 측벽의 구조에 의하여, 콘택홀 내에 형성된 도전막인 콘택 플러그가 이에 인접한 게이트에 쇼트되는 것을 방지할 수 있다.
한편, 제 1 및 제 2 마스크 패턴(124, 134)은 층간 절연막을 구성하는 실리콘 산화막 식각 공정에 대한 식각 선택비를 갖는 식각 저지막인 것이 바람직하다. 식각 저지막은 실리콘 질화막, 실리콘 산화막/실리콘 질화막의 복합막 또는 언도프된 폴리 실리콘막일 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 자기 정렬된 콘택 구조를 갖는 반도체 소자의 셀 어레이의 일부를 도시한 평면도이며, 도 3b 및 도 3c는 각각 II-II 선 및 II'-II' 선에 대한 단면도이다.
도 3a 내지 도 3c를 참조하면, 본 발명의 다른 실시예에 따른 자기 정렬된 콘택 구조는 도 2의 자기 정렬된 콘택 구조에서 제 2 마스크 패턴(134)이 제거될 수 있다. 제 2 마스크 패턴(134)은 자기 정렬된 콘택 구조를 형성하기 위해서는 필요하지만, 소자의 평탄화, 고집적화 등의 다른 관점에서는 오히려 나쁜 영향을 줄 수 있다. 제 2 마스크 패턴(134)의 식각은 화학-기계적 연마 공정(chemical mechanical polishing, CMP)을 이용하는 것이 바람직한데, 건식 또는 습식 전면 식각의 방법 등이 사용될 수도 있다.
제 2 마스크 패턴(134)의 제거에 수반하여, 제 2 콘택홀(136b)의 일부가 제거된다. 본 실시예에 따른 제 2 콘택홀(136b)은 제 1 측벽(A)과 평행한 제5 측벽(A')과, 제 2 측벽(B)과 평행한 제6 측벽(B')과, 제 3 측벽(C) 및 제4 측벽(D)에 의해 한정된다. 제 2 방향으로는 자기 정렬 마스크가 존재하지 않으므로, 제5 측벽(A') 및 제6 측벽(B')이 각각 제 1 측벽(A) 및 제 2 측벽(B)의 외곽에 배치될 수 있다. 이에 따라, 제 2 콘택홀(136b)은 제 1 콘택홀(136a) 보다 넓은 단면적을 가질 수 있다. 제 1 콘택홀(136a)의 수평 단면은 제 1 및 제 2 마스크 패턴(124, 134)에 의해 정의되는 다각형일 것이고, 제 2 콘택홀(136b)의 수평 단면은 제 2 마스크 패턴 방향의 장변을 갖는 직사각형에 가까운 형태가 될 것이다. 다만, 식각 공정에 의하여 변형이 발생되어, 완전한 사각형이라기 보다는 타원형에 가까울 수 도 있을 것이다.
도 4a는 본 발명의 또 다른 실시예에 따른 자기 정렬된 콘택 구조를 갖는 반도체 소자의 셀 어레이의 일부를 도시한 평면도이며, 도 4b 및 도 4c는 각각 III-III 선 및 III'-III' 선에 대한 단면도이다.
도 4a 내지 도 4c를 참조하면, 본 발명의 또 다른 실시예에 따른 자기 정렬된 콘택 구조는 도 2의 자기 정렬된 콘택 구조에서 제 1 콘택홀(136a) 상부에 연결되는 제 2 콘택홀(136b)이 존재하지 않거나, 그 하부의 일부만 남을 수도 있다. 제 1 콘택홀(136a)에 채워진 도전막인 콘택 플러그(138)에 전기적으로 연결되는 금속배선(ML)이 배치되어 있다. 이 금속배선(ML)은 한 쌍의 제 2 마스크 패턴(134) 사이의 영역에서 제 2 마스크 패턴에 자기 정렬되도록, 제 2 방향으로 신장한다. 이 금속 배선은 비트라인으로 사용될 수 있다.
본 발명에 따른 자기 정렬형 콘택구조들을 형성하는 방법을 도 2의 실시예를 중심으로 설명한다.
도 5 내지 도 12는 본 발명에 따른 자기 정렬된 콘택 구조들을 형성하는 공정을 설명하는 도면들이다. 도 5a 내지 도 12a는 도 2a의 I-I 선에 대한 단면도에 대한 공정도이며, 도 5b 내지 도 12b는 도 2a의 I'-I' 선에 대한 단면도에 대한 공정도로서, 콘택이 형성되는 부분만이 도시된다.
도 5a 및 도 5b를 참조하면, 반도체 기판(110) 상에 게이트 절연막(116), 게이트 도전막(122) 및 제 1 마스크 패턴(124)이 순차적으로 형성된다. 게이트 도전막은 폴리 실리콘이며, 게이트 절연막은 실리콘 산화막일 수 있다. 제 1 마스크 패턴(124)을 식각 마스크로 사용하여, 제 1 도전막 패턴(224)에 자기 정렬되는 게이트(122)가 형성된다. 게이트(122) 및 제 1 마스크 패턴(124)이 적층된 복수개의 게이트 구조 패턴(120)은 제 1 방향을 따라 신장하고 서로 이격된다. 제 1 마스크 패턴(124)은 후술하는 실리콘 산화막 식각 공정에 대한 식각 선택비를 갖는 식각 저지막이 바람직하다. 식각 저지막은 실리콘 질화막, 실리콘 산화막/ 실리콘 질화막의 적층막 또는 언도프된 폴리 실리콘막이 사용될 수 있다.
추가적으로, 게이트(122) 또는 복수개의 게이트 구조 패턴(120)의 측벽에는 절연막 스페이서(미도시)가 형성될 수도 있다. 절연막은 실리콘 질화막일 수 있다. 절연막 스페이서는 복수개의 게이트 구조 패턴(120)을 덮는 절연막이 증착되고 전면 식각되어 형성될 수 있다. 이 절연막 스페이서는 제 1 마스크 패턴과 함께 층간 절연막 식각시의 마스크 또는 식각 저지막으로 기능한다. 다만, 본 발명의 실시예에서는 편리를 위해 도시를 생략한다.
한편, 적층 게이트 구조 패턴(120)이 형성되기 이전에, 반도체 기판(110)에는 제 1 방향에 교차하는 제 2 방향으로 신장하고 활성영역을 정의하는 소자분리막(112)이 먼저 형성된다. 바람직하게는 제 1 방향과 제 2 방향은 서로 직교한다.
도 6a 및 도 6b를 참조하면, 이와 같이 형성된 복수개의 구조물(120)을 덮는 층간 절연막(130)이 증착된다. 층간 절연막(130)은 실리콘 산화막일 수 있으며, 바람직하게는 평탄화된다.
도 7a 및 도 7b를 참조하면, 층간 절연막(130) 상에 제 1 방향에 교차하는 제 2 방향을 따라 신장하고 서로 이격된 복수개의 제 2 마스크 패턴(134)이 형성된 다. 제 2 마스크 패턴(134)은 소자분리막(112)에 정렬되어 형성될 수 있다. 따라서, 소자분리막(112)을 위한 레티클과 동일한 레티클이 사용될 수 있으므로, 별도의 레티클의 준비가 필요 없다.
제 2 마스크 패턴(134)은 층간 절연막을 구성하는 실리콘 산화막 식각 공정에 대한 식각 선택비를 갖는 식각 저지막이 바람직하다. 식각 저지막은 실리콘 질화막, 실리콘 산화막/ 실리콘 질화막의 적층막 또는 폴리 실리콘막일 수 있다. 이후, 제 2 마스크 패턴(134)을 덮는 층간 절연막(130')이 더 형성되고, 전체적으로 평탄하게 될 수도 있다. 한편, 제 2 마스크 패턴을 덮는 층간 절연막을 평탄화하지 않고 그 상부에 추가로 제 1 마스크 패턴에 정렬되고 제 2 마스크 패턴과 교차하는 제 3 마스크 패턴이 더 형성될 수 있다.
도 2a, 도 8a 및 도 8b를 참조하면, 층간 절연막(130, 130') 상에 포토레지스트가 코팅되고, 노광 공정으로 패터닝된다. 포토레지스트 패턴(140)은 서로 인접한 한 쌍의 제 1 마스크 패턴(124)과 서로 인접한 한 쌍의 제 2 마스크 패턴(134) 사이에 한정되는 적어도 하나의 콘택 영역(132) 상의 층간 절연막이 노출되는 개구부(142)를 갖도록 형성된다. 개구부가 형성되는 콘택 영역은 콘택홀이 형성될 부분이다.
포토레지스트 패턴(140)을 사용한 식각 공정으로 층간절연막(130, 130')이 식각되어, 반도체 기판(110)이 노출된다. 바람직하게는 노출된 반도체 기판은 활성영역의 소정영역이다. 포토레지스트 패턴의 개구부(142)는 콘택 영역(132)보다 크게 형성될 수 있다. 이 콘택홀은 상부가 하부보다 넓은 깔대기 모양의 경사진 구조일 수 있으며, 콘택홀의 상부면이 보다 넓은 면적을 갖게 된다. 콘택 플러그 물질이 콘택홀에 보다 용이하게 증착될 수 있고, 상부의 또 다른 콘택과의 연결도 용이하게 된다. 한편, 콘택홀에 노출된 반도체 기판에 불순물 이온이 주입되어, 불순물 영역이 추가로 형성될 수도 있다.
도 9a 및 도 9b를 참조하면, 포토레지스트 패턴이 제거되고, 콘택홀(136)에 의해 노출된 게이트(122)의 측벽이 산화될 수 있다. 게이트가 폴리실리콘으로 이루어진 경우 게이트의 측벽에는 실리콘 산화막이 얇은 두께로 형성되어 게이트를 보호할 수 있다. 이 측벽 실리콘 산화막(123)은 콘택홀의 형성 이전에 형성될 수도 있다. 예컨대, 도 5a을 참조하면, 제 1 마스크 패턴(124)으로 게이트가 패터닝된 후 산화 공정으로, 노출된 게이트의 측벽이 산화될 수 있다. 콘택홀이 형성되는 위치뿐만이 아니라, 복수개의 게이트 측벽 모두에 측벽 산화막이 형성될 수 있다. 게이트 측벽 산화막(123)은 자기 정렬된 콘택홀을 채우는 콘택 플러그와 게이트 간의 쇼트가 방지된다. 한편, 도 5a 및 도 5b에서 설명된 절연막 스페이서가 형성된 경우에는 측벽 실리콘 산화막이 형성되지 않을 수도 있다.
도 10a 및 도 10b를 참조하면, 전도성 물질이 증착되어, 제 1 마스크 패턴(124) 및 제 2 마스크 패턴(134)에 자기 정렬된 콘택홀을 채우는 도전막인 콘택 플러그(138)가 형성된다. 콘택 플러그로 사용되는 전도성 물질은 폴리실리콘 또는 Ti/TiN/W의 복합막일 수 있다. 증착된 전도성 물질막은 제 2 마스크 패턴의 상부면을 덮도록 증착될 수도 있다. 전도성 물질막은 포토레지스트 패턴을 사용한 식각이나, CMP 등의 연마공정으로 콘택홀 부근의 위치에만 콘택 플러그 물질이 남겨 질 수 있다. 도 2a 내지 도 2c의 자기 정렬된 콘택 구조가 형성된다.
나아가, 도 11a 및 도 11b를 참조하면, 제 2 마스크 패턴(134) 및 콘택 플러그 물질의 일부가 제거될 수 있다. 전도성 물질을 CMP로 연마하는 공정은 반도체 공정에서 널리 알려진 기술이므로 자세한 설명은 생략한다. 도 3a 내지 도 3c의 자기 정렬된 콘택 구조가 완성된다.
한편, 도 7a 및 도 7b의 단계로 다시 돌아가, 추가적인 층간 절연막(230')의 형성이 없을 수 있다. 다음, 도 8a, 8b, 9a 및 9b와 같이 콘택홀(136)이 형성된다. 도 12a 및 도 12b를 참조하면, 제 1 마스크 패턴(124) 및 제 2 마스크 패턴(134)에 자기 정렬된 콘택홀(136)에 전도성 물질이 채워져 콘택 플러그(138)를 형성한다. 콘택 플러그로 사용되는 전도성 물질은 Ti/TiN/W의 복합막일 수 있다. 증착된 전도성 물질막은 제 2 마스크 패턴의 상부면을 덮도록 증착될 수도 있다. CMP 등의 연마공정으로 제 2 마스크 패턴(134) 상부의 전도성 물질막이 제거되고 제 2 마스크 패턴이 노출된다. 전도성 물질막을 CMP 연마하는 공정은 반도체 공정에서 널리 알려진 기술이므로 자세한 설명은 생략한다. 전도성 물질막은 제 2 마스크 패턴(134)들 사이에만 존재하게 되므로, 제 2 마스크 패턴과 평행한 방향으로 신장하여 패터닝될 수 있다. 패터닝된 전도성 물질은 비트라인으로 사용될 수 있다. 도 4a 내지 도 4c의 자기 정렬된 콘택 구조가 형성된다.
다음, 도 9a 및 도 9b을 참조하여, 콘택홀 형성 공정에 대한 추가적 실시예들을 설명한다.
도 13 내지 도 17은 본 발명의 추가적 실시예들에 따른 자기 정렬된 콘택 구 조들을 형성하는 방법을 설명하는 도면들이다. 도 13a 내지 도 17a는 도 2a의 I-I 선에 대한 단면도들이며, 도 13b 내지 도 17b는 도 2a의 I'-I' 선에 대한 단면도들로서, 콘택이 형성되는 부분만이 도시된다.
도 13a 및 도 13b를 참조하면, 도 9a 및 도 9b의 구조에서 콘택홀(136)의 측벽에 노출된 실리콘 산화막이 습식 식각되어, 제 1 마스크 패턴(124) 및 제 2 마스크 패턴(134)의 하부에 언더-컷이 생성된다. 콘택 플러그의 중간이 볼록하게 턱이 형성된다. 이에 따라, 적층되는 박막들간의 열 팽창 계수의 차이에 따라 수반되는 열적 스트레스(thermal stress) 및 전기적 스트레스(electrical stress)에 의하여 콘택 플러그 물질이 이탈되는 것이 방지될 수 있다.
도 14a 및 도 14b를 참조하면, 콘택홀에 노출된 반도체 기판(110)에 불순물 이온이 주입되어 추가적인 불순물 영역(114a)이 형성된다. 일반적으로 플래시 메모리 소자에서는 셀의 고집적화에 따라 소오스 드레인 접합(junction)의 농도가 매우 낮고 얇아지기 때문에, 접합 특성이 매우 불안정하게 된다. 따라서, 자기 정렬된 콘택홀 형성 후 추가적인 불순물 이온 주입에 의하여, 접합 특성이 개선된다.
도 15a 및 도 15b를 참조하면, 콘택홀의 내벽에 절연막 스페이서(123a)가 추가로 형성될 수 있다. 절연막 스페이서를 구성하는 물질은 실리콘 질화막일 수 있다. 콘택홀 상에 실리콘 질화막이 증착된 후, 전면 에치백 공정으로 콘택홀의 측벽에만 스페이가 생성되도록 한다. 자기 정렬된 콘택홀을 채우는 콘택 플러그와 게이트 사이 또는 인접하는 콘택 플러그들 사이의 전기적 절연 특성이 개선될 수 있다. 도 16a 및 도 16b를 참조하면, 절연막 스페이서는 콘택홀 형성 직후뿐만 아 니라, 콘택홀이 습식 식각되어 언더-컷이 형성된 후에도 형성 가능하다.
한편, 도 17a 및 도 17b를 참조하면, 게이트(122)의 측벽에 실리콘 산화막(123a) 및 라이너막(123b)이 형성된다. 라이너막은 실리콘 질화막일 수 있다. 전술한 방법으로 콘택홀이 형성된다.
상술한 것과 같이 본 발명에 따르면, 게이트 라인뿐만 아니라, 게이트 라인에 교차되는 방향으로도 자기 정렬된 콘택홀을 얻을 수 있다. 때문에, 포토레지스트 패턴의 오정렬에도 불구하고, 원하는 소정의 위치에 정확하게 콘택홀을 형성하는 것이 가능하다. 정확한 정렬이 가능하게 됨에 따라 콘택 플러그 간의 전기적 절연특성을 향상시킬 수 있다.
또한, 콘택 플러그의 내부에 절연막을 추가함에 따라 자기 정렬된 콘택 플러그와 인접한 게이트 등의 도전 라인 간의 절연 특성이 열화(degrade)되는 것이 방지될 수 있다.

Claims (26)

  1. 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴들이 서로 이격되어 제 1 방향을 따라 신장하도록 형성하고;
    상기 게이트 구조 패턴들을 덮는 제 1 층간 절연막을 형성하고;
    상기 제 1 방향에 교차하는 제 2 방향을 따라 신장하되, 서로 이격된 복수개의 제 2 마스크 패턴을 형성하고;
    상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 것을 포함하되;
    상기 콘택홀은 서로 인접한 한 쌍의 제 1 마스크 패턴과 서로 인접한 한 쌍의 제 2 마스크 패턴 사이에 한정되는 적어도 하나의 콘택 영역에서, 상기 제 1 및 제 2 마스크 패턴에 대하여 자기 정렬되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 청구항 1에 있어서,
    상기 게이트 구조 패턴은 비휘발성 메모리 소자의 선택라인 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 청구항 1에 있어서,
    상기 반도체 기판에 상기 제 2 방향으로 신장하고 활성영역을 정의하는 소자분리막을 형성하는 것을 더 포함하되, 상기 제 2 마스크 패턴은 상기 소자분리막에 정렬되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 청구항 1에 있어서,
    상기 제 1 마스크 패턴 또는 상기 제 2 마스크 패턴에 정렬된 제 3 마스크 패턴을 형성하는 것을 더 포함하고, 상기 콘택홀은 상기 제 1, 제 2 및 제 3 마스크 패턴에 대하여 자기 정렬되는 것을 특징으로하는 반도체 소자의 제조방법.
  5. 청구항 1에 있어서,
    상기 게이트의 측벽에 측벽 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 청구항 5에 있어서,
    상기 게이트는 폴리실리콘으로 구성되며, 상기 측벽 절연막은 상기 폴리실리콘을 산화시켜 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 청구항 5에 있어서,
    상기 콘택홀 및 적어도 한 쌍의 제 2 마스크 패턴 사이의 공간을 전도성 물질로 채워 콘택 플러그 및 금속 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 청구항 1에 있어서,
    상기 제 2 마스크 패턴들을 덮는 제 2 층간 절연막을 형성하는 것을 더 포함하되;
    상기 콘택홀은 상기 제 2 층간 절연막 및 제 1 층간 절연막을 식각하여 형성되고, 상기 제 1 마스크 패턴들 사이 및 그 하부에 형성되는 제 1 콘택홀과, 상기 제 1 마스크 패턴 상부에 형성되고 상기 제 1 콘택홀에 연결되는 제 2 콘택홀로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 청구항 8에 있어서,
    상기 제 1 콘택홀은 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴에 자기 정렬되고, 상기 제 2 콘택홀은 상기 제 2 마스크 패턴에 자기 정렬되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 청구항 1에 있어서,
    상기 콘택홀에 노출된 반도체 기판에 불순물 이온을 주입하여, 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 청구항 1에 있어서,
    상기 콘택홀에 노출된 절연막의 측면을 습식 식각하는 것을 더 포함하되, 상기 습식 식각에 의하여 상기 제 1 마스크 패턴의 하부에 언더-컷이 생성되도록 하 는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 청구항 1에 있어서,
    상기 제 1 및 제 2 마스크 패턴은 실리콘 산화막 식각 공정에 대한 식각 저지막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 청구항 12에 있어서,
    상기 식각 저지막은 실리콘 질화막, 실리콘 산화막/실리콘 질화막의 복합막 또는 언도프된 폴리 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    상기 반도체 기판을 전면 식각하여 상기 제 2 마스크 패턴을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    상기 콘택홀의 내벽에 절연막 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 청구항 15에 있어서,
    상기 절연막 스페이서는 실리콘 질화막으로 구성된 것을 특징으로 하는 반도 체 소자의 제조방법.
  17. 반도체 기판;
    상기 반도체 기판에 활성영역을 정의하는 소자분리막;
    상기 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층되어, 제 1 방향을 따라 신장하고 서로 이격된 복수개의 게이트 구조 패턴들;
    상기 복수개의 게이트 구조패턴들을 덮는 층간 절연막;
    상기 층간 절연막 상에 상기 제 2 방향을 따라 신장하고 서로 이격된 복수개의 제 2 마스크 패턴들; 및
    서로 인접한 한 쌍의 상기 제 1 마스크 패턴들과 서로 인접한 한 쌍의 상기 제 2 마스크 패턴들 사이에서 한정되되, 상기 제 1 및 제 2 마스크 패턴에 대하여 자기 정렬되는 적어도 하나의 콘택홀 내에 형성된 도전막을 포함하는 것을 것을 특징으로 하는 반도체 소자.
  18. 청구항 17에 있어서,
    상기 게이트 구조 패턴은 비휘발성 메모리 소자의 선택라인 패턴인 것을 특징으로 하는 반도체 소자.
  19. 청구항 17에 있어서,
    상기 소자분리막은 상기 제 2 방향으로 신장하며, 상기 제 2 마스크 패턴에 정렬된 것을 특징으로 하는 반도체 소자.
  20. 청구항 17에 있어서,
    상기 콘택홀의 측벽들과 상기 게이트 사이에 형성된 측벽 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 청구항 20에 있어서,
    상기 측벽 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자.
  22. 청구항 20에 있어서,
    상기 측벽 절연막은 상기 게이트의 측벽을 따라 형성된 실리콘 산화막과, 상기 콘택홀의 측벽들에 접하는 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  23. 청구항 17에 있어서,
    상기 콘택홀은 상기 제 1 마스크 패턴의 하부에서 언더-컷을 가지는 것을 특징으로 하는 반도체 소자.
  24. 청구항 17 내지 청구항 23 중 어느 한 항에 있어서,
    상기 콘택홀의 내벽에 형성된 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  25. 반도체 기판;
    상기 반도체 기판에 활성영역을 정의하는 소자분리막;
    상기 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층되어, 제 1 방향을 따라 신장하고 서로 이격된 복수개의 구조물;
    상기 복수개의 구조물을 덮는 층간 절연막; 및
    상기 층간 절연막에 상기 반도체 기판을 노출시키도록 형성되는 콘택홀에 채워진 콘택 플러그를 포함하되;
    상기 콘택홀은 적어도 상기 제 1 마스크 패턴들 사이 및 그 하부에 형성되는 제 1 콘택홀과, 상기 제 1 마스크 패턴 상부에 형성되고 상기 제 1 콘택홀에 연결되는 제 2 콘택홀로 구성되며;
    상기 제 1 콘택홀은 제 1 마스크 패턴의 일 면에 자기 정렬된 상기 제 1 방향의 제 1 측벽과, 상기 일 면에 대향하는 다른 제 1 마스크 패턴의 타 면에 자기 정렬되고 상기 제 1 측벽에 평행하게 이격된 제 2 측벽과, 상기 제 1 방향에 교차하는 제 2 방향의 제 3 측벽과, 상기 제 3 측벽에 평행하게 이격된 제4 측벽을 가지며,
    상기 제 2 콘택홀은 상기 제 1 측벽 외곽의 제5 측벽과, 상기 제 2 측벽 외곽의 제6 측벽과, 상기 제 3 측벽 및 상기 제4 측벽을 가지며, 상기 제 2 방향으로 연장된 것을 특징으로 하는 반도체 소자.
  26. 청구항 25에 있어서,
    상기 소자분리막은 상기 제 2 방향으로 신장하며, 상기 제 3 및 제4 측벽은 상기 소자분리막에 정렬된 것을 특징으로 하는 반도체 소자.
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