KR100572326B1 - 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법 - Google Patents

소오스 라인을 갖는 비휘발성 기억 소자 형성 방법 Download PDF

Info

Publication number
KR100572326B1
KR100572326B1 KR1020030098804A KR20030098804A KR100572326B1 KR 100572326 B1 KR100572326 B1 KR 100572326B1 KR 1020030098804 A KR1020030098804 A KR 1020030098804A KR 20030098804 A KR20030098804 A KR 20030098804A KR 100572326 B1 KR100572326 B1 KR 100572326B1
Authority
KR
South Korea
Prior art keywords
source line
layer
forming
gate
active regions
Prior art date
Application number
KR1020030098804A
Other languages
English (en)
Other versions
KR20050067785A (ko
Inventor
이상은
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030098804A priority Critical patent/KR100572326B1/ko
Publication of KR20050067785A publication Critical patent/KR20050067785A/ko
Application granted granted Critical
Publication of KR100572326B1 publication Critical patent/KR100572326B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H01L21/823418—
    • H01L21/823468—
    • H01L29/42324—

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 소오스 라인을 갖는 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 활성영역들을 한정하는 복수개의 나란히 배열된 소자분리막들을 포함한다. 활성영역들 및 소자분리막들을 나란히 가로지르는되, 각각은 플로팅 게이트를 포함하는 한쌍의 게이트 패턴들이 배치된다. 한쌍의 게이트 패턴들 사이의 갭 영역내에 활성영역들 및 소자분리막들과 접촉하고, 게이트 패턴의 상부면 위로 돌출된 부분을 갖는 소오스 라인이 배치된다. 소오스 라인의 돌출된 부분의 양측벽에 한쌍의 제2 스페이서들이 배치된다. 제2 스페이서는 게이트 패턴 상에 배치된다.

Description

소오스 라인을 갖는 비휘발성 기억 소자 형성 방법{METHOD OF FORMING A NON-VOLATILE MEMORY DEVICES HAVING A SOURCE LINE}
도 1은 종래의 소오스 라인을 갖는 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도이다.
도 2, 도 3 및 도 4는 각각 도 1의 절취선Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 5는 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타낸 평면도이다.
도 6, 도 7 및 도 8은 도 5의 절취선 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 9a 내지 도 14a는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 5의 절취선 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 9b 내지 도 14b는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 5의 절취선 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히 소오스 라인을 갖는 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원 공급이 중단될지라도, 저장된 데이타들을 잃지 않는 특성을 갖는다. 현재, 대표적인 비휘발성 기억 소자는 전기적으로 격리된 플로팅 게이트를 갖는 단위 셀들을 포함하는 플래쉬 기억 소자라 할 수 있다. 상기 플로팅 게이트 내에 전하들의 존재유무에 따라, 상기 플래쉬 기억 셀에 저장된 데이타를 논리 "1" 또는 논리 "0"으로 구분할 수 있다.
상기 플래쉬 기억 소자는 일방향으로 배열된 단위 셀들의 소오스 영역들을 서로 연결시키는 소오스 라인을 구비할 수 있다. 상기 소오스 라인이 반도체 기판 내에 형성된 불순물확산층으로 이루어진 형태가 개시된 바 있다.
도 1은 종래의 소오스 라인을 갖는 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도이고, 도 2, 도 3 및 도 4는 각각 도 1의 절취선Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 1 내지 도 4를 참조하면, 반도체 기판(1, 이하 기판이라고 함)에 서로 평행한 라인 형태의 소자분리막들(2)이 형성된다. 상기 소자분리막들(2)은 활성영역들을 한정한다. 상기 활성영역들 및 소자분리막들(2) 상을 가로지르는 한 쌍의 게이트 패턴들(8)이 형성된다. 상기 게이트 패턴들(8)은 서로 평행하게 배치된다. 상기 게이트 패턴(8)은 차례로 적층된 터널산화막(3), 플로팅 게이트(4), 게이트 층간 유전막(5), 제어 게이트 전극(6) 및 하드마스크막(7)으로 구성된다. 상기 제어 게이트 전극(6)은 상기 활성영역들 및 소자분리막들(2)의 상부를 가로지른다. 상기 플로팅 게이트(4)는 상기 활성영역 및 상기 제어 게이트 전극(6) 사이에 개재되며, 전기적으로 격리되어 있다.
상기 게이트 패턴(8)을 형성한 후에, 상기 한 쌍의 게이트 패턴들(8) 사이에 배치된 소자분리막들(7)과 활성영역들을 노출시키는 감광막 패턴(미도시함)을 형성하고, 이를 식각마스크로 사용하여 상기 노출된 소자분리막들(7)을 제거하여 개구부들(11)을 형성한다. 상기 개구부(11)은 상기 노출된 소자분리막(7) 아래의 기판(1)을 노출시킨다.
상기 게이트 패턴들(8) 양측의 활성영역들과 상기 노출된 기판(1)에 선택적으로 불순물 이온들을 주입하여 소오스 라인(9)과 드레인 영역들(10)을 형성한다. 상기 소오스 라인(9)은 상기 한 쌍의 게이트 패턴들(8) 사이에 위치하는 활성영역들과 노출된 기판(1)내에 형성된 라인형태의 불순물확산층이다.
이어서, 상기 기판(1) 전면에 층간절연막(12)을 형성한다. 상기 층간절연막(12)은 상기 개구부들(11)을 포함하는 상기 한 쌍의 게이트 패턴들(8) 사이의 갭 영역을 채우도록 형성한다.
상술한 종래의 비휘발성 기억 소자를 형성하는 과정에서 여러가지 문제점들이 발생할 수 있다. 즉, 상기 개구부들(11)을 형성하는 동안에, 상기 한쌍의 게이트 패턴들(8) 사이의 활성영역들도 노출됨으로, 상기 소자분리막들(7)이 제거되는 동안, 상기 노출된 활성영역들이 손상될 수 있다. 이로써, 상기 비휘발성 기억 셀의 신뢰성이 열화될 수 있다. 또한, 상기 한쌍의 게이트 패턴들(8) 사이의 갭 영역의 종횡비는 상기 개구부(11)으로 인하여, 매우 높게 된다. 이로 인해, 상기 층간절연막(12) 형성시, 상기 개구부(11)가 위치한 상기 갭 영역에 보이드가 발생할 수 있다. 보이드는 비휘발성 기억 소자의 신뢰성을 크게 저하시킬 수 있다. 이에 더하여, 상기 소오스 라인(9)은 불순물확산층으로 형성됨으로써, 그것의 저항이 증가되어 상기 비휘발성 기억 소자의 동작속도가 저하될 수 있다. 반도체 소자의 고집적화 및 동작속도가 고속화되고 있는 현 상황에서, 상기 소오스 라인(9)의 저항이 감소되는 것이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 활성영역의 손상을 최소화할 수 있는 비휘발성 기억소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 보이드 발생을 최소화할 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 소오스 라인의 저항을 감소시킬수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 게이트의 선폭에 대한 재현성이 우수한 비휘발성 기억 소자 및 그 형성방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 기판에 나란히 배치되어 활성영역들을 한정하는 복수개의 소자분리막들을 포함한다. 한쌍의 게이트 패턴들이 상기 활성영역들 및 소자분리막들의 상부를 나란히 가로지른다. 상기 각 게이트 패턴들은 상기 활성영역 상에 차례로 적층된 터널 절연 패턴, 플로팅 게이트, 게이트 층간 유전 패턴 및 제어 게이트 전극을 포함 한다. 상기 게이트 패턴들 사이의 활성영역들 및 소자분리막들과 접촉하는 소오스 라인이 배치된다. 상기 소오스 라인은 상기 게이트 패턴의 상부면 위로 돌출된 부분을 갖는다. 상기 소오스 라인과 상기 게이트 패턴 사이에 제1 스페이서가 개재된다. 상기 소오스 라인의 돌출된 부분의 양측벽에 한쌍의 제2 스페이서들이 배치된다. 상기 제2 스페이서는 상기 게이트 패턴 상에 배치된다.
구체적으로, 상기 소오스 라인은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 이루어지는 것이 바람직하다. 상기 제1 스페이서는 수직으로 연장되어 상기 소오스 라인과 상기 제2 스페이서 사이에 개재될 수 있다. 상기 제2 스페이서 하부면의 면적은 상기 게이트 패턴의 상부면과 동일한 것이 바람직하다. 상기 소자는 상기 소오스 라인과 접촉하는 활성영역들내에 각각 형성된 복수개의 제1 불순물확산층들 및, 상기 제1 불순물확산층들에 대향된 상기 게이트 패턴 일측의 활성영역들 내에 각각 형성된 복수개의 제2 불순물확산층들을 더 포함하는 것이 바람직하다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 기판에 활성영역들을 한정하는 복수개의 나란한 소자분리막들과, 상기 각 활성영역들 상에 차례로 적층된 터널절연막 및 예비 플로팅 게이트를 형성하는 단계를 포함한다. 상기 기판 전면에 게이트 층간 유전막, 제어 게이트 도전막 및 캐핑막을 차례로 형성한다. 상기 캐핑막, 제어 게이트 도전막, 게이트 층간 유전막, 예비 플로팅 게이트 및 터널 절연막을 연속적으로 패터닝하여 상기 활성영역들 및 소자분리막들을 가로지르는 홈을 형성한다. 상기 홈의 양측벽에 절연 물질인 제1 스페이서를 형성하고, 상기 홈을 채우는 소오스 라인을 형성한다. 이때, 상기 소오스 라인은 상기 홈내의 활성영역들과 접속한다. 적어도 상기 캐핑막을 제거하여 적어도 상기 소오스 라인의 상부(upper portion)를 돌출시킨다. 상기 소오스 라인의 돌출된 부분의 양측벽에 한쌍의 제2 스페이서들을 형성한다. 상기 제2 스페이서들 및 소오스 라인을 마스크로 사용하여 상기 제어 게이트 도전막, 게이트 층간 유전막, 예비 플로팅 게이트 및 터널절연막을 연속적으로 식각하여 차례로 적층된 플로팅 게이트, 게이트 층간 유전 패턴 및 제어 게이트 전극을 형성한다.
구체적으로, 상기 소오스 라인은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 형성하는 것이 바람직하다. 상기 소오스 라인을 돌출시키는 단계는 상기 캐핑막 및 상기 제1 스페이서의 상부(upper portion)을 제거하여 상기 소오스 라인의 상부(upper portion)를 돌출시키는 단계를 포함할 수 있다. 상기 방법은 상기 제1 스페이서를 형성하기 전에, 상기 홈내의 각 활성영역들에 제1 불순물확산층을 형성하는 단계를 더 포함하고, 상기 플로팅 게이트 및 제어 게이트 전극을 형성한 후에, 상기 제2 스페이서, 소오스 라인, 소자분리막들을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제어 게이트 전극 일측의 각 활성영역들에 제2 불순물확산층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타낸 평면도이고, 도 6, 도 7 및 도 8은 도 5의 절취선 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 5 내지 도 8을 참조하면, 기판(100)에 활성영역들을 한정하는 복수개의 소자분리막들(102)이 나란히 배치된다. 상기 소자분리막들(102)은 서로 이격된 라인 형태들이며, 이에 따라, 상기 각 활성영역들도 나란히 배열된 라인형태들이다. 상기 소자분리막들(102) 및 활성영역들을 상부를 가로지르는 한 쌍의 제어 게이트 전극들(110a)이 배치된다. 상기 제어 게이트 전극들(110a)은 서로 평행하다. 상기 제어 게이트 전극(110a)과 상기 각 활성영역들 사이에 플로팅 게이트(106a)가 개재된다. 상기 제어 게이트 전극(110a)과 평행한 행방향을 따라 복수개의 플로팅 게이트 전극들(106a)이 배치된다. 상기 플로팅 게이트(106a)와 상기 활성영역 사이에 터널 절연 패턴(104a)이 개재되고, 상기 플로팅 게이트(106a)와 상기 제어 게이트 전극(110a) 사이에 게이트 층간 유전 패턴(108a)이 개재된다. 상기 플로팅 게이트(106a)는 전기적으로 격리되어 있다.
상기 소자분리막(102)은 트렌치형 소자분리막일 수 있으며, 실리콘산화막으로 형성될 수 있다. 상기 터널 절연 패턴(104a)은 실리콘산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 플로팅 게이트(106a)는 도핑된 폴리실리콘으로 이루어질 수 있으며, 상기 제어 게이트 전극(110a)은 도전막인, 도핑된 폴리실리콘, 폴리사이드 또는, 도전성 금속함유 물질로 이루어질 수 있다. 상기 도전성 금속함유 물질은 텅스텐, 몰리브덴등의 금속 또는, 질화티타늄, 질화탄탈늄, 질화텅스텐등의 도전성 금속질화물 또는, 텅스텐실리사이드, 코발트실리사이드등의 금속실리사이드를 포함할 수 있다. 상기 게이트 층간 유전 패턴(108a)은 실리콘산화막, ONO막 또는, 실리콘산화막에 비하여 높은 유전상수를 갖는 고유전 물질(ex, 산화알루미늄 또는 산화하프늄등)로 이루어질 수 있다. 상기 제어 게이트 전극(110a)은 비휘발성 기억 소자의 워드라인에 해당한다. 상기 터널 절연 패턴(104a), 플로팅 게이트(106a), 게이트 층간 유전 패턴(108a) 및 제어 게이트 전극(110a)은 게이트 패턴(124)을 구성한다. 상기 게이트 패턴(124)은 하나의 상기 제어 게이트 전극(110a)과 복수개의 플로팅 게이트(106a)를 포함한다. 상기 소자분리막(102) 상에 위치한 상기 게이트 패턴(124)의 일부분은 상기 게이트 층간 유전 패턴(108a)의 일부분 및 제어 게이트 전극(110a)의 일부분으로 구성될 수 있다.
상기 한쌍의 게이트 패턴(124) 사이의 각 활성영역들내에 제1 불순물확산층(115)이 배치된다. 상기 제1 불순물확산층(115)은 비휘발성 기억 소자의 소오스 영역에 해당한다. 상기 한쌍의 게이트 패턴(124) 사이의 갭 영역을 채우 는 소오스 라인(118)이 배치된다. 상기 소오스 라인(118)은 상기 갭 영역의 하부에 위치하는 상기 제1 불순물확산층들(115) 및 소자분리막들(102)과 접촉한다. 특히, 상기 소오스 라인(118)은 상기 갭 영역내에 배열된 복수개의 제1 불순물확산층들(115)과 전기적으로 접속한다. 상기 갭 영역 하부의 상기 소자분리막들(102)은 제거되지 않는다. 즉, 상기 갭 영역에는 종래의 소자분리막이 제거되어 그것의 아래에 위치한 기판을 노출시키는 개구부가 형성되지 않는다. 상기 소오스 라인(118)과 상기 게이트 패턴(124) 사이에 절연 스페이서(116)가 개재된다. 즉, 상기 갭 영역의 양측벽에 한쌍의 상기 절연 스페이서들(116)이 각각 배치되고, 상기 한쌍의 절연 스페이서들(116) 사이에 상기 소오스 라인(118)이 개재된다. 상기 절연 스페이서(116)로 인하여, 상기 소오스 라인(118)은 인접한 상기 제어 게이트 전극들(110a) 및 플로팅 게이트(106a)와 전기적으로 격리된다.
상기 소오스 라인(118)은 상기 게이트 패턴(124)의 상부면(즉, 제어 게이트 전극(110a)의 상부면)에 비하여 높게 돌출된 부분을 갖는다. 상기 소오스 라인(118)의 돌출된 부분의 양측벽에 각각 마스크 스페이서(120)가 배치된다. 이때, 상기 게이트 패턴(124)은 상기 마스크 스페이서(120)의 하부면 아래에 위치한다. 특히, 상기 마스크 스페이서(120)의 하부면과 상기 게이트 패턴(124)의 상부면(즉, 제어 게이트 전극(110a)의 상부면)은 동일한 면적을 갖는 것이 바람직하다. 다시 말해서, 상기 게이트 패턴(124)은 상기 마스크 스페이서(120)에 정렬되어 있다. 상기 마스크 스페이서(120)는 상기 게이트 패턴(120)을 따라 평행하게 배치된다. 상기 절연 스페이서(116)는 수직으로 연장되어 상기 소오스 라인(118)의 돌출된 부분과 상기 마스크 스페이서(120) 사이에 개재될 수 있다.
상기 제1 불순물확산층(115)에 대향된 상기 게이트 패턴(124)의 일측에 위치한 상기 활성영역에 제2 불순물확산층(126)이 배치된다. 상기 제2 불순물확산층(126)은 비휘발성 기억 셀의 드레인 영역에 해당한다. 한쌍의 상기 제2 불순물확산층들(126) 사이에 상기 한쌍의 게이트 패턴들(124) 및 제1 불순물확산층(115)이 배치된다.
상기 소오스 라인(118)은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 이루어진다. 예를 들면, 상기 소오스 라인(118)은 텅스텐, 몰리브덴등과 같은 금속 또는, 질화티타늄, 질화탄탈늄, 질화텅스텐과 같은 도전성 금속질화물 또는, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드와 같은 금속실리사이드등으로 이루어질 수 있다. 상기 절연 스페이서(116)는 절연 물질인 실리콘산화막, 실리콘산화질화막 또는 실리콘질화막으로 이루어질 수 있다. 상기 마스크 스페이서(120)는 적어도 상기 제어 게이트 전극(110a)에 대하여 식각선택비를 갖는 절연 물질로 이루어지는 것이 바람직하다. 이에 더하여, 상기 마스크 스페이서(120)는 상기 게이트 층간 유전 패턴(108a), 플로팅 게이트(106a) 및 터널 절연 패턴(104a)에 대하여 식각선택비를 가질 수 있다. 예를 들면, 상기 마스크 스페이서(120)는 실리콘질화막 또는 실리콘산화질화막으로 이루어질 수 있다.
상술한 구조의 비휘발성 기억 소자는 종래 소자분리막의 일부를 제거하여 그것의 아래에 위치한 기판을 노출시키는 개구부가 요구되지 않는다. 이에 따라, 종래 개구부로 야기되는 활성영역의 손상을 최소화할 수 있으며, 또한, 종래의 보이 드를 최소화할 수 있다. 이에 더하여, 상기 소오스 라인(118)은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 이루어진다. 이에 따라, 종래에 비하여 상기 소오스 라인(118)의 저항을 감소시켜 비휘발성 기억소자의 동작속도를 향상시킬 수 있다.
상기 비휘발성 기억 소자는 상기 한쌍의 게이트 패턴(124) 및 소오스 라인(118)이 반복적으로 배치될 수 있다.
도 9a 내지 도 14a는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 5의 절취선 Ⅳ-Ⅳ'을 따라 취해진 단면도들이고, 도 9b 내지 도 14b는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 5의 절취선 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
도 9a 및 도 9b를 참조하면, 기판(100)에 복수개의 소자분리막들(102)을 형성하여 활성영역들을 형성한다. 상기 소자분리막들(102)은 서로 평행한 라인형태로 형성한다. 상기 소자분리막들(102)은 트렌치형 소자분리막의 형태로 형성될 수 있다.
상기 활성영역들을 갖는 기판(100) 상에 터널절연막(104)을 형성한다. 상기 터널절연막(104)은 실리콘산화막, 특히, 열산화막으로 형성할 수 있다. 상기 터널절연막(104)을 갖는 기판(100)의 상기 활성영역 상에 예비 플로팅 게이트(106)를 형성한다. 상기 예비 플로팅 게이트(106)의 가장자리는 상기 소자분리막(102)의 가장자리와 일부 중첩될 수도 있다. 상기 소자분리막(106)의 적어도 중앙부에는 상기 예비 플로팅 게이트(106)가 존재하지 않는다. 즉, 상기 예비 플로팅 게이트(106)는 이웃하는 예비 플로팅 게이트와 전기적으로 격리되어 있다. 상기 예비 플로팅 게이트(106)는 상기 활성영역을 따라 평행한 라인형태로 형성될 수 있다. 상기 예비 플로팅 게이트(106)는 상기 터널절연막(104)을 갖는 기판(100) 전면에 플로팅 게이트 도전막을 형성하고, 이를 패터닝하여 형성될 수 있다. 이와는 다르게, 상기 소자분리막들(102)이 트렌치형 소자분리막으로 형성될 경우, 상기 예비 플로팅 게이트(106)와 상기 소자분리막(102)을 위한 트렌치가 자기정렬되도록 형성될 수 있다. 상기 예비 플로팅 게이트(106)는 도전막인 도핑된 폴리실리콘으로 형성될 수 있다.
상기 예비 플로팅 게이트(106)를 갖는 기판(100) 전면 상에 게이트 층간 유전막(108), 제어 게이트 도전막(110) 및 캐핑막(112)을 차례로 형성한다. 상기 게이트 층간 유전막(108)은 실리콘 산화막, ONO막 또는 실리콘산화막에 비하여 높은 유전상수를 갖는 고유전 물질로 형성될 수 있다. 상기 제어 게이트 도전막(110)은 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속함유 물질로 형성될 수 있다. 상기 캐핑막(112)은 상기 제어 게이트 도전막(110)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 캐핑막(112), 게이트 층간 유전막(108) 및 터널절연막(104)이 모두 실리콘산화막으로 형성될 경우, 상기 캐핑막(112)은 하드마스크 기능을 위하여 상기 게이트 층간 유전막(108) 및 터널절연막(104)의 두께들에 비하여 충분히 두껍게 형성될 수 있다.
도 10a, 10b, 도 11a 및 도 11b를 참조하면, 상기 캐핑막(112), 제어 게이트 도전막(110), 게이트 층간 유전막(108), 예비 플로팅 게이트(106) 및 터널 절연막(104)을 연속적으로 패터닝하여 상기 소자분리막들(102) 및 활성영역들을 가로지르는 홈(114)을 형성한다. 상기 홈(114)은 상기 활성영역들 및 소자분리막들(102)을 노출시킨다. 이때, 상기 홈(114)에 노출된 활성영역들 상에는 상기 터널절연막(104)의 일부가 잔존할 수 있다. 이는, 불순물 이온들의 주입을 위한 버퍼막으로 사용하거나, 상기 활성영역들의 손상을 최소화하기 위함이다. 상기 홈(114)에 노출된 활성영역들 상에 불순물 이온 주입을 위한 버퍼산화막(미도시함)을 형성하는 공정을 수행할 수 있다.
상기 캐핑막(112) 및 상기 노출된 소자분리막들(102)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 홈(114) 아래의 상기 활성영역들에 각각 제1 불순물확산층(115)을 형성한다. 상기 제1 불순물확산층(115)은 비휘발성 기억 셀의 송오스 영역에 해당한다. 이어서, 상기 홈(114) 양측벽에 각각 절연 스페이서(116)를 형성한다. 상기 절연 스페이서(116)는 실리콘산화막, 실리콘산화질화막 또는 실리콘질화막으로 형성할 수 있다.
상기 제1 불순물확산층(115) 상에 형성되어 있는 터널절연막(104)의 잔여물 또는 버퍼산화막(미도시함)을 제거하는 공정을 수행하여 상기 절연 스페이서들(116) 사이의 상기 제1 불순물확산층(115)을 노출시킨다.
이어서, 상기 노출된 제1 불순물확산층(115)을 갖는 기판(100) 전면에 상기 홈(114)을 채우는 소오스 도전막을 형성하고, 상기 소오스 도전막을 상기 캐핑막(114)이 노출될때까지 평탄화시키어 상기 홈(114) 내에 소오스 라인(118)을 형성한다. 상기 소오스 라인(118)은 상기 홈(114) 내에 노출된 제1 불순물확산층들(115)과 전기적으로 접속한다. 또한, 상기 소오스 라인(118)은 상기 홈(114)에 노출된 소자분리막들(102)과 접촉한다. 상기 소오스 라인(118)은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 형성한다. 예컨대, 상기 소오스 라인(118)은 텅스텐, 몰리브덴과 같은 금속 또는, 질화티타늄, 질화탄탈늄, 질화텅스텐과 같은 도전성 금속질화물 또는, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드,티타늄실리사이드와 같은 금속실라사이드로 형성할 수 있다.
상기 소오스 도전막을 평탄화하는 공정은 에치백(etch-back) 또는 화학적기계적 연마공정으로 수행할 수 있다. 상기 예비 플로팅 게이트(106)에 의한 상기 활성영역과 상기 소자분리막(102)의 단차가 발생할 수 있다. 이와는 달리, 상기 예비 플로팅 게이트(106)에 의한 단차는 상기 소자분리막(102)이 상기 기판(100)의 표면으로 부터 돌출된 부분에 의하여 상쇄될수도 있다. 상기 예비 플로팅 게이트(106)로 인해 단차가 발생하고, 상기 평탄화 공정을 화학적기계적 연마공정으로 수행할 경우, 상기 활성영역 상에 위치하는 상기 캐핑막(112)의 상부 일부분이 제거될수도 있다.
도 12a, 도 12b, 도 13a 및 도 13b를 참조하면, 상기 소오스 라인(118)을 갖는 기판(100)으로 부터 상기 캐핑막(112)을 제거한다. 이에 따라, 적어도 상기 소오스 라인(118)의 상부(upper portion)가 상기 제어 게이트 도전막(110)의 위로 돌출된다. 이때, 상기 절연 스페이서(116)의 상부(upper portion)도 상기 제어 게이트 도전막(110) 위로 돌출될 수 있다. 이와는 달리, 상기 절연 스페이서(116) 및 상기 캐핑막(112)이 동일한 물질로 형성될 경우, 상기 절연 스페이서(116)의 상부분은 상기 캐핑막(112)과 함께 제거될 수도 있다. 본 실시예에서는, 상기 캐핑막(112)은 실리콘 산화막으로 형성되고, 상기 절연 스페이서(116)가 실리콘 질화막으로 형성되어 상기 절연 스페이서(116)의 상부도 돌출된 경우에 대하여 도시하였다.
이어서, 상기 소오스 라인(118)의 돌출된 부분의 양측벽에 마스크 스페이서(120)를 형성한다. 상기 마스크 스페이서(120)는 상기 제어 게이트 도전막(110)에 대하여 식각선택비를 갖는 절연 물질로 형성한다. 이에 더하여, 상기 마스크 스페이서(120)는 상기 게이트 층간 유전막(108) 및 예비 플로팅 게이트(106)에 대하여도 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 마스크 스페이서(120)는 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 마스크 스페이서들(120) 및 소오스 라인(118)을 식각마스크로 사용하여 상기 제어 게이트 도전막(110), 게이트 층간 유전막(108), 예비 플로팅 게이트(106) 및 터널절연막(104)을 연속적으로 식각하여 상기 소오스 라인(118) 양측에 한쌍의 게이트 패턴들(124)을 형성한다. 상기 게이트 패턴(124)은 차례로 적층된 터널 절연 패턴(104a), 플로팅 게이트(106a), 게이트 층간 유전 패턴(108a) 및 제어 게이트 전극(110a)을 포함한다. 상기 제어 게이트 전극(110a)은 도 5에 도시된 바와 같이, 상기 소자분리막들(102) 및 활성영역들의 상부를 가로지른다. 상기 플로팅 게이트(106a)는 상기 활성영역 상에 형성되며, 전기적으로 격리된다.
이어서, 상기 소오스 라인(118), 마스크 스페이서(120) 및 소자분리막들(102을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제1 불순물확산층(115)에 대향된 게이트 패턴(124)의 일측에 위치한 각활성영역들에 제2 불순물확산층들(126)을 형성한다. 상기 제2 불순물확산층들(126)은 비휘발성 기억 셀의 드레인 영역에 해당한다.
상기 제2 불순물확산층들(126)을 갖는 기판(100) 전면 상에 식각정지층(128) 및 층간절연막(130)을 차례로 형성한다. 상기 식각정지층(128)은 상기 층간절연막(130)에 대하여 식각선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 층간절연막(130)은 실리콘산화막으로 형성하고, 상기 식각정지층(128)은 실리콘질화막으로 형성할 수 있다.
상기 층간절연막(130) 및 식각정지층(128)을 연속적으로 관통하여 상기 제2 불순물확산층(126)과 전기적으로 접속하는 콘택플러그(132)를 형성하고, 상기 층간절연막(130) 상에 상기 콘택플러그(132)와 접속하는 배선(134)을 형성한다. 상기 배선(134)은 상기 제어 게이트 전극(110a)을 가로지른다. 상기 콘택플러그(132) 및 배선(134)은 도전막인, 도핑된 폴리실리콘 또는 텅스텐과 같은 금속으로 형성할 수 있다. 상기 배선(134)은 비휘발성 기억 소자의 비트라인에 해당할 수 있다.
상술한 비휘발성 기억 소자의 형성 방법에 있어서, 상기 소오스 라인(118)은 상기 한쌍의 게이트 패턴들(124) 사이에 위치한 제1 불순물확산층들(115) 및 소자분리막들(102) 상에 형성된다. 즉, 본 발명에 따른 비휘발성 기억소자의 형성 방법은 종래의 소자분리막 아래의 기판을 노출시키는 개구부를 형성하는 단계가 요구되 지 않는다. 이에 따라, 종래의 개구부로 야기되던 활성영역의 손상 및, 게이트 패턴들 사이의 보이드 발생을 최소화할 수 있다. 또한, 상기 소오스 라인(118)은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 형성됨으로써, 종래의 불순물확산층으로 형성된 소오스 라인에 비하여 낮은 저항을 갖는다. 이로써, 비휘발성 기억 소자의 동작속도를 향상시킬 수 있다.
이에 더하여, 상기 게이트 패턴(124)은 상기 마스크 스페이서(120)에 자기정렬되어 형성된다. 상기 게이트 패턴(124)의 선폭은 상기 마스크 스페이서(120)의 하부면의 폭에 의존한다. 따라서, 상기 게이트 패턴(124)을 형성하는 방법은 포토리소그라피 공정을 요구하지 않는다. 그 결과, 포토리소그라피 공정의 허용오차 또는 오정렬로 발생할 수 있는 게이트 패턴(124)의 선폭 변화를 방지할 수 있다. 즉, 상기 게이트 패턴(124)의 선폭에 대한 우수한 재현성을 구현할 수 있다. 또한, 상기 마스크 스페이서(120)의 하부면을 컨트롤함으로써, 상기 게이트 패턴(124)의 선폭은 포토리소그라피 공정이 정의할 수 있는 최소선폭에 비하여 작게 형성할 수 있다. 이에 따라, 본 발명에 따른 형성 방법은 비휘발성 기억 소자를 고집적화하는데 매우 적합하다.
상술한 바와 같이, 본 발명에 따르면, 일방향으로 배열된 소오스 영역들과 그들 사이에 개재된 소자분리막들 상에 소오스 라인이 배치된다. 상기 소오스 라인은 일방향으로 배열된 소오스 영역들과 전기적으로 접속된다. 이에 따라, 본 발명에 따른 비휘발성 기억 소자는 종래의 개구부를 요구하지 않는다. 그 결과, 종래의 개구부로 야기되던 활성영역의 손상 및 게이트 패턴들 사이의 보이드 발생을 최소화할 수 있다. 또한, 상기 소오스 라인은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 형성한다. 이에 따라, 종래의 불순물확산층으로 이루어진 소오스 라인에 비하여 고속으로 동작하는 비휘발성 기억 소자를 구현할 수 있다.
이에 더하여, 상기 소오스 라인의 양 하부측벽에 배치된 게이트 패턴들은 상기 소오스 라인의 상부측벽에 형성된 마스크 스페이서를 식각마스크로 사용하여 형성된다. 이에 따라, 본 발명에 따른 비휘발성 기억 소자는 게이트 패턴의 형성을 위한 포토리소그라피 공정을 요구하지 않는다. 그 결과, 포토리소그라피 공정으로 야기될 수 있는 게이트 패턴의 선폭 변화를 방지할 수 있으며, 또한, 포토리소그라피 공정이 정의할 수 있는 최소선폭에 보다 작은 선폭을 갖는 게이트 패턴을 형성할 수 있다. 따라서, 비휘발성 기억 소자를 고집적화하는데 매우 적합하다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판에 활성영역들을 한정하는 복수개의 나란한 소자분리막들과, 상기 각 활성영역들 상에 차례로 적층된 터널절연막 및 예비 플로팅 게이트를 형성하는 단계;
    상기 기판 전면에 게이트 층간 유전막, 제어 게이트 도전막 및 캐핑막을 차례로 형성하는 단계;
    상기 캐핑막, 제어 게이트 도전막, 게이트 층간 유전막, 예비 플로팅 게이트 및 터널 절연막을 연속적으로 패터닝하여 상기 활성영역들 및 소자분리막들을 가로지르는 홈을 형성하는 단계;
    상기 홈의 양측벽에 절연물질인 제1 스페이서를 형성하는 단계;
    상기 홈을 채우되, 상기 홈내의 활성영역들과 접속하는 소오스 라인을 형성하는 단계;
    적어도 상기 캐핑막을 제거하여 적어도 상기 소오스 라인의 상부(upper portion)를 돌출시키는 단계;
    상기 소오스 라인의 돌출된 부분의 양측벽에 한쌍의 제2 스페이서들을 형성하는 단계; 및
    상기 제2 스페이서들 및 소오스 라인을 마스크로 사용하여 상기 제어 게이트 도전막, 게이트 층간 유전막, 예비 플로팅 게이트 및 터널절연막을 연속적으로 식각하여 차례로 적층된 플로팅 게이트, 게이트 층간 유전 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 소오스 라인은 도핑된 실리콘에 비하여 낮은 비저항을 갖는 도전 물질로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  8. 제 6 항에 있어서,
    상기 소오스 라인을 돌출시키는 단계는,
    상기 캐핑막 및 상기 제1 스페이서의 상부(upper portion)를 제거하여 상기 소오스 라인의 상부(upper portion)를 돌출시키는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  9. 제 6 항에 있어서,
    상기 제1 스페이서를 형성하기 전에,
    상기 홈내의 각 활성영역들에 제1 불순물확산층을 형성하는 단계; 및
    상기 플로팅 게이트 및 제어 게이트 전극을 형성한 후에,
    상기 제2 스페이서, 소오스 라인, 소자분리막들을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제어 게이트 전극 일측의 각 활성영역들에 제2 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
KR1020030098804A 2003-12-29 2003-12-29 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법 KR100572326B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030098804A KR100572326B1 (ko) 2003-12-29 2003-12-29 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098804A KR100572326B1 (ko) 2003-12-29 2003-12-29 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법

Publications (2)

Publication Number Publication Date
KR20050067785A KR20050067785A (ko) 2005-07-05
KR100572326B1 true KR100572326B1 (ko) 2006-04-18

Family

ID=37258408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098804A KR100572326B1 (ko) 2003-12-29 2003-12-29 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법

Country Status (1)

Country Link
KR (1) KR100572326B1 (ko)

Also Published As

Publication number Publication date
KR20050067785A (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
KR100442090B1 (ko) 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법
KR100598109B1 (ko) 비휘발성 기억 소자 및 그 형성 방법
KR100356773B1 (ko) 플래쉬 메모리 장치 및 그 형성 방법
JP4574182B2 (ja) 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路
US6211012B1 (en) Method of fabricating an ETOX flash memory
KR100669346B1 (ko) 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
KR20020022628A (ko) 제어 게이트 스페이서들을 가진 플로팅 게이트 메모리셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법,및 이 방법에 의해 제조된 메모리 어레이
KR100454132B1 (ko) 비휘발성 기억소자 및 그 형성방법
US20020146886A1 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers, and a memory array made thereby
KR100500456B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
KR100614657B1 (ko) 플래쉬 기억 장치 및 그 형성 방법
KR100812239B1 (ko) 반도체 소자 및 그 제조 방법
EP1191584A2 (en) Floating gate memory and manufacturing method
KR20040032530A (ko) 비휘발성 기억소자의 형성방법
KR20070091833A (ko) 비휘발성 기억 소자 및 그 형성 방법
KR100655283B1 (ko) 이이피롬 장치 및 그 제조 방법
KR100693253B1 (ko) 반도체 소자 및 그 제조방법
US7041555B2 (en) Method for manufacturing flash memory device
KR100351051B1 (ko) 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법
KR100297938B1 (ko) 비휘발성메모리장치및그제조방법
KR100669105B1 (ko) 반도체 장치 및 이의 제조 방법
US8362619B2 (en) Nonvolatile memory device and method of manufacturing the same
KR100572326B1 (ko) 소오스 라인을 갖는 비휘발성 기억 소자 형성 방법
KR100655286B1 (ko) 다층터널접합층을 가지는 반도체 기억장치 및 그 제조방법
KR20050106848A (ko) 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee