KR20020022628A - 제어 게이트 스페이서들을 가진 플로팅 게이트 메모리셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법,및 이 방법에 의해 제조된 메모리 어레이 - Google Patents
제어 게이트 스페이서들을 가진 플로팅 게이트 메모리셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법,및 이 방법에 의해 제조된 메모리 어레이 Download PDFInfo
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Abstract
플로팅 게이트 메모리 셀의 반도체 메모리 어레이를 형성하는 자기 정렬 방법은 실질적으로 열 방향으로 서로 평행한 기판 상에 활성 영역 및 다수의 이격된 분리 영역을 가진다. 플로팅 게이트는 전도성 재료층을 형성함으로써 각 활성 영역에 형성된다. 트렌치는 활성 영역을 통해 행 방향으로 형성되고, 전도성 재료가 충진되어 제어 게이트인 전도성 재료의 블록을 형성한다. 전도성 재료의 측벽은 플로팅 게이트 블록을 따라 형성되어 플로팅 게이트가 플로팅 게이트 위로 뻗은 부분을 돌출시킨다.
Description
본 발명은 스플리트(split) 게이트 형의 플로팅 게이트 메모리 셀의 반도체 메모리 어레이를 형성하는 자기 정렬 방법에 관한 것이다. 본 발명은 또한 이러한 형태의 플로팅 게이트 메모리 셀의 반도체 메모리 어레이에 관한 것이다.
전하를 축적하기 위해 플로팅 게이트를 이용하는 비휘발성 반도체 메모리 셀 및 반도체 기판에 형성된 상기 비휘발성 메모리 셀의 메모리 어레이는 공지되어 있다. 일반적으로, 상기 플로팅 게이트 메모리 셀은 스플리트 게이트 형 또는 적층 게이트 형 또는 이들의 조합으로 이루어진다.
반도체 플로팅 게이트 메모리의 제작에 직면한 한가지 문제점은 소스, 드레인, 제어 게이트 및 플로팅 게이트와 같은 각종 구성요소를 정렬시키는 것이다. 반도체 공정 집적을 위한 설계 규칙이 감소함에 따라 최소 리소그래피가 감소하고, 정확한 정렬에 대한 요구가 더욱 중요하게 되었다. 각종 부품들의 정렬은 또한 반도체 제품의 제조 수율을 결정한다.
자기 정렬은 공지되어 있다. 자기 정렬은 하나 이상의 재료를 포함한 하나 이상의 단계들을 공정하는 작용에 적용되어 구성들이 단계 공정에서 서로 관련하여 자동적으로 정렬되도록 한다. 따라서, 본 발명은 자기 정렬 기술을 이용하여 플로팅 게이트 메모리 셀 타입의 반도체 메모리 어레이의 제작을 구현한다.
스플리트 게이트 구조에서, 제어 게이트 FET는 소스-사이드-주입 플래시 셀에 대한 프로그래밍 주입에 영향을 줄뿐만 아니라 미러 셀을 분배시 중요한 역할을 하는 것으로 알려져 있다. Lcg(또한, 채널 상에 배치된 제어 또는 선택 게이트의 길이인 WL(워드선) 폴리 길이라고 함)에 관한 양호한 공정 제어로 제어 게이트 소자의 완전한 턴 오프를 가능하게 하고, 따라서 프로그래밍 중 미러에서의 어떠한 방해(프로그램 방해)도 효과적으로 방지할 수 있다. 본 발명은 제어 게이트 소자의 완전한 턴 오프를 향상시키면서 프로그램 방해 특성을 개선한 자기 정렬된 플래시 셀을 실현하기 위한 방법에 관한 것이다. 본 발명은 또한 이러한 장치에 관한 것이다.
도 1a는 분리 영역을 형성하기 위해 본 발명의 방법의 제 1 단계에 사용되는 반도체 기판의 평면도.
도 1b는 라인 1-1을 따라 취해진 단면도.
도 1c는 분리 영역이 형성된 도 1b의 구조를 공정하는 다음 단계의 평면도.
도 1d는 구조에 형성된 분리 스트립을 나타내는 라인 1-1을 따라 취해진 도 1c의 구조의 단면도.
도 1e는 반도체 기판에 형성될 수 있는 2 가지 형태의 분리 영역, 즉 LOCOS 또는 얕은 트렌치를 나타내는 라인 1-1을 따라 취해진 도 1c의 구조의 단면도.
도 2a-2l은 도 1c의 라인 2-2를 따라 취해진 단면도로서, 스플리트 게이트 형의 플로팅 메모리 셀의 비휘발성 메모리 어레이를 형성할 때, 도 1c에 도시된 구조의 공정 다음 단계(들)를 연속해서 나타낸 도면.
도 2m은 스플리트 게이트 형의 플로팅 메모리 셀의 비휘발성 메모리 어레이를 형성할 때, 활성 영역에서의 단자와 행선 및 비트선과의 상호접속부를 나타낸 평면도.
도 3a-3d는 도 2b에 나타낸 구조를 형성하기 위해 도 2a에 나타낸 구조의 첫 번째 다른 공정에서 일련의 단계들을 예시한 라인 2-2를 따라 취해진 단면도.
도 4a-4e는 도 2f에 나타낸 구조를 형성하기 위해 도 2a에 나타낸 구조의 두 번째 다른 공정에서 일련의 단계들을 예시한 라인 2-2를 따라 취해진 단면도.
도 5a-5f는 제어 게이트와 상부 플로팅 게이트에 인접한 산화물 스페이서를 형성하기 위해 도 2f에 나타낸 구조의 세 번째 다른 공정에서 일련의 단계들을 예시한 라인 2-2를 따라 취해진 단면도.
도 6a-6i는 스플리트 게이트 형의 플로팅 메모리 셀의 비휘발성 메모리 어레이를 형성하기 위해 도 2a-2c에 나타낸 구조의 네 번째 다른 공정에서 일련의 단계들을 예시한 라인 2-2를 따라 취해진 단면도.
도 7a-7s는 스플리트 게이트 형의 플로팅 메모리 셀의 비휘발성 메모리 어레이를 형성하기 위해 도 2a에 나타낸 구조의 다섯 번째 다른 공정에서 일련의 단계들을 예시한 라인 2-2를 따라 취해진 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 14 : 플로팅 게이트
20 : 분리 영역 32 : 제어 게이트
본 발명에서, WL(제어/선택 게이트) 폴리 길이는 스페이서 에칭 공정에 의해 형성된 WL 폴리에 비해 우수한 스캘러빌리티(scalability)를 제공하며 WL 폴리 길이에 관한 제어를 하는 포토 리소그래피 공정에 의해 제어된다. 포토 공정에 관한 엄격한 제어는 논리 기술의 부산물이기 때문에, 본 발명은 WL 폴리 길이에 관한 제어를 더 우수하게 할 수 있으며, 따라서 미러 셀에서의 프로그램 방해를 더 우수하게 억제할 수 있다. 본 발명의 부가적인 장점은 동일한 웨이퍼 상에 다른 WL 폴리 길이를 가진 셀을 형성하는 것이다.
본 발명은 또한 실질적으로 직사각형 형상을 갖거나 평탄한 측벽부를 가진WL 폴리를 형성하여, 측벽 스페이서의 형성 및 WL-BL(비트선)과 WL-소스 블록 단락의 문제를 더 용이하게 하여 더욱 제어가능하도록 한다. 또한, WL 폴리는 스페이서 에칭에 의해서 보다는 WL 트렌치에 의해서 정의된다. 따라서, 메모리 셀은 분리 또는 트렌치 산화 대 활성 토포그래피로 인한 WL-WL 단락의 영향을 받지 않으며, WL 폴리는 WL 스트랩 상에 더 용이한 접촉부 형성을 위해 평면을 가진다(WL 랩(wrap)은 필요없음). 본 발명은 또한, 예컨대 WL 치수의 포토 리소그래피 정의 후에 임계 치수를 검사하기 위해 "현상 후 검사"를 선택적으로 수행할 수 있는 종래에 대비한 장점이 있다. 임계 치수 WL에 관한 제어가 오프 타겟이면, 에러가 검출되어 웨이퍼가 상기 임계 치수를 정확하게 정의하기 위해 재작업될 수 있다.
본 발명은, 제 1 전도형의 반도체 재료의 기판과, 실질적으로 서로 평행하게 있으며 제 1 방향으로 뻗어 있고, 인접한 분리 영역들의 각 쌍간에 활성 영역을 가진, 기판에 형성된 이격된 분리 영역들 및 다수의 전기 전도성인 제어 게이트들을 포함한 전기적으로 프로그램 가능하고 소거 가능한 메모리 소자의 어레이이다. 각 활성 영역들은 제 1 방향으로 뻗는 메모리 셀들의 열을 포함한다. 각 메모리 셀들은 제 2 전도형을 가진 기판 내에 형성되며, 그 사이에는 기판 내에 형성된 채널 영역을 가진 제 1 및 제 2 이격된 단자들과, 기판 상에 배치되며 채널 영역을 포함하는 제 1 절연층과, 제 1 절연층 상에 배치되며 채널 영역의 일부 상에 및 제 2 단자의 일부 상에 뻗어있는 전기 전도성인 플로팅 게이트와, 플로팅 게이트 상에 인접하여 배치되며 그 전체에 걸쳐서 전하들의 파울러 노드하임 터널링(Fowler-Nordheim tunneling)을 허용하는 두께를 가진 제 2 절연층, 및 제 1 부분과 제 2부분을 가진 전기 전도성인 제어 게이트를 포함한다. 제 1 부분은 실질적으로 평탄한 측벽부를 갖고 플로팅 게이트에 인접하여 배치되며 이로부터 절연되며, 제 2 부분은 실질적으로 평탄한 측벽부와 접속된 스페이서로서 플로팅 게이트 상에 배치되며 이로부터 절연된다.
본 발명의 다른 양태는 반도체 기판 내에 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법에 관한 것으로서, 상기 각 메모리 셀은 플로팅 게이트, 서로의 사이에 채널 영역을 가진 제 1 단자와 제 2 단자 및 제어 게이트를 구비한다. 본 발명의 방법에서는, 다수의 이격된 분리 영역들이 실질적으로 서로 평행하게 있으며 제 1 방향으로 뻗어 있고, 인접한 분리 영역들의 각 쌍간에 활성 영역을 가진 기판 상에 형성되고, 상기 활성 영역들은 각각 반도체 기판 상의 제 1 절연 재료층 및 상기 제 1 절연 재료층 상의 제 1 전도 재료층을 포함한다. 다수의 이격된 제 1 트렌치들이 실질적으로 서로 평행하게 있으며 실질적으로 제 1 방향과 수직인 제 2 방향으로 뻗어 있는 분리 영역들 및 활성 영역들에 걸쳐서 형성되며, 상기 제 1 트렌치들은 활성 영역들 각각에서의 제 1 전도 재료층을 노출시킨다. 제 2 절연 재료층이 제 1 전도 재료층에 인접하여 그 위에 배치된 활성 영역들 각각에 형성된다. 제 1 트렌치들 각각에는 제 2 전도 재료를 충진하여, 각각이 실질적으로 평탄한 측벽부를 가진 제 2 전도 재료의 블록들을 형성하며, 여기에서는 활성 영역들 각각에 대하여, 블록들이 각각 제 2 절연 재료층에 인접하되 기판으로부터 절연된다. 전도성 재료의 측벽 스페이서가 제 2 방향을 따라 실질적으로 평탄한 측벽부들 각각에 바로 인접하여 이어져서 형성된다. 각 활성영역에 대해서 각 스페이서는 제 2 절연 재료층 및 제 1 전도 재료층 상에 배치된다. 다수의 제 1 단자들이 기판에 형성되며, 각 활성 영역에서 각 제 1 단자들이 블록들 중 하나에 인접한다. 그리고, 다수의 제 2 단자들이 기판에 형성되며, 각 활성 영역에서 제 2 단자들은 제 1 단자들과 이격되어 있고 제 1 전도 재료층 아래에 있게 된다.
본 발명의 또 다른 양태에 있어서, 다수의 이격된 분리 영역들이 실질적으로 서로 평행하게 있으며 제 1 방향으로 뻗어 있고, 인접한 분리 영역들의 각 쌍간에 활성 영역을 가진 기판 상에 형성된다. 다수의 이격된 제 1 트렌치들이 실질적으로 서로 평행하게 있으며 실질적으로 제 1 방향과 수직인 제 2 방향으로 뻗어 있는 분리 영역들 및 활성 영역들에 걸쳐서 형성된다. 제 1 전도 재료층이 제 1 트렌치들에 인접하고 제 1 절연 재료층 상에 배치된 활성 영역들 각각에 형성된다. 제 2 절연 재료층이 제 1 전도 재료층에 인접하여 그 위에 배치된 활성 영역들 각각에 형성된다. 제 1 트렌치들 각각에는 제 2 전도 재료를 충진하여, 각각이 실질적으로 평탄한 측벽부를 가진 제 2 전도 재료의 블록들을 형성하며, 여기에서는 활성 영역들 각각에 대하여, 블록들이 각각 제 2 절연 재료층에 인접하되 기판으로부터 절연된다. 전도성 재료의 측벽 스페이서가 제 2 방향을 따라 실질적으로 평탄한 측벽부들 각각에 바로 인접하여 이어져서 형성된다. 각 활성 영역에 대해서 각 스페이서는 제 2 절연 재료층 및 제 1 전도 재료층 상에 배치된다. 다수의 제 1 단자들이 기판에 형성되며, 각 활성 영역에서 각 제 1 단자들이 블록들 중 하나에 인접한다. 그리고, 다수의 제 2 단자들이 기판에 형성되며, 각 활성 영역에서 제 2단자들은 제 1 단자들과 이격되어 있고 제 1 전도 재료층 아래에 있게 된다.
본 발명의 다른 목적 및 특징들은 명세서, 청구범위 및 첨부된 도면을 검토하면 명확해진다.
도 1을 참조하면, 바람직하게는 P 형 반도체 기판(10)의 평면도가 도시되어 있으며 이것은 공지되어 있다. 이 기판 위에는 이산화 실리콘(산화물)과 같은 절연 재료의 제 1 층(12)이 도 1b에 도시된 바와 같이 증착된다. 제 1 절연층(12)은 이산화 실리콘(이하 "산화물"이라 함)의 층을 형성하는 산화 또는 증착(예컨대, 화학 기상 증착, 즉 CVD)과 같은 공지된 기술을 이용하여 기판(10) 상에 형성된다. 폴리실리콘(FG poly)의 제 1 층(14)은 절연 재료(12)의 제 1 층의 상부에 증착된다. 저압 CVD 또는 LPCVD와 같은 공진된 공정에 의해서 제 1 절연층(12) 상에 제 1 폴리실리콘 층(14)을 증착하여 형성할 수 있다. 실리콘 질화물층(18)(이하, "질화물")은 바람직하게 CVD에 의해 폴리실리콘 층(14) 상에 증착된다. 이 질화물층(18)은 분리부 형성 중에 활성 영역을 정의하기 위해 이용된다. 물론, 이전에 기술한 파라미터와 이후에 기술될 파라미터는 모두 설계 규칙 및 공정 기술 세대에 좌우된다. 본 명세서에서 설명되는 것은 0.18 마이크론 공정을 위한 것이다. 그러나, 당업자라면 본 발명이 소정의 특정한 공정 기술 세대에 한정되지 않고, 또한 이후에 설명될 어떠한 공정 파라미터에도 소정의 특정한 값으로 제한되지 않음을 이해할 수 있다.
일단, 제 1 절연층(12), 제 1 폴리실리콘 층(14) 및 실리콘 질화물(18)이 형성되면, 적당한 포토 레지스턴트 재료(19)가 실리콘 질화물층(18) 상에 피복되고,마스킹 단계가 수행되어 소정의 영역(스트립(16))으로부터 포토 레지스턴트 재료를 선택적으로 제거한다. 포토 레지스터 재료(19)가 제거된 곳에는, 실리콘 질화물(18), 폴리실리콘(14) 및 하부 절연층(12)이 표준 에칭 기술(즉, 이방성 에칭 공정)을 이용하여 도 1c에 도시된 바와 같이 Y 방향, 즉 열방향으로 형성된 스트립(16)에서 에칭되어 제거된다. 인접한 스트립(16)간의 거리 W는 이용되는 공정의 최소 리소그래피 특성에서 만큼 작을 수 있다. 포토 레지스트(19)가 제거되지 않은 곳에는, 실리콘 질화물(18), 제 1 폴리실리콘 영역(14) 및 하부 절연 영역(12)이 유지된다. 그 결과의 구조가 도 1d에 예시되어 있다. 후술하는 바와 같이, 분리 영역을 형성 시에는 2 가지 실시예, 즉 LOCOS 및 STI가 있다. STI 실시예에서, 에칭은 기판(10)까지 계속된다.
이 구조는 잔여 포토 레지스트(19)를 제거하기 위해 더 처리된다. 다음에, 이산화 실리콘과 같은 분리 재료(20a, 20b)가 영역, 즉 "그루브(groove; 16)"에 형성된다. 다음에, 질화물층(18)이 선택적으로 제거되어 도 1e에 도시된 구조를 형성한다. 분리부는 공지된 LOCOS 공정을 통해 (예컨대, 노출된 기판을 산화시킴으로써) 형성되어 국부적 필드 산화물(20a)이 되거나, 얕은 트렌치 공정(STI)을 통해 (예컨대, 산화물층을 증착하고 이어서 화학 기계적 연마, 즉 CMP 에칭을 함으로써) 형성되어 영역(20b)에 형성될 이산화 실리콘이 될 수 있다. LOCOS 형성 중에, 스페이서는 국부적 필드 산화물(20a)을 형성하는 동안 폴리실리콘 층(14)의 측벽을 보호하기 위해 필요하게 된다.
잔여 제 1 폴리실리콘 층(14) 및 하부 제 1 절연 재료(12)는 활성 영역을 형성한다. 따라서, 이러한 관점에서, 기판(10)에는 활성 영역 및 분리 영역으로 된 스트립이 LOCOS 절연 재료(20a) 또는 얕은 트렌치 절연 재료(20b)로 형성될 분리 영역과 엇갈려 놓여진다. 도 1e가 LOCOS 영역(20a) 또는 얕은 트렌치 영역(20b) 모두를 형성한 것으로 도시하였지만, LOCOS 공정(20a) 또는 얕은 트렌치 공정(20b) 중 하나만이 이용될 수 있다. 바람직한 실시예에서는, 얕은 트렌치(20b)가 형성된다. 얕은 트렌치(20b)는 소형의 설계 규칙에서 더욱 정밀하게 형성될 수 있기 때문에 바람직하다.
도 1e에서의 구조는 비자기 정렬 방법에 의해 형성된 구조보다 더욱 콤팩트한 자기 정렬 구조로 나타난다. 공지된 종래의 비자기 정렬 방법으로 도 1e에 도시된 구조를 형성하면 다음과 같다. 먼저, 분리 영역(20)이 기판(10)에 형성된다. 이것은 기판(10) 상에 실리콘 질화물의 층을 증착하고, 포토 레지스트를 증착하고, 제 1 마스킹 단계를 이용하여 실리콘 질화물을 패터닝하여 기판(10)의 선택 부분을 노출시킨 후에, 실리콘 트렌치 형성 및 트렌치 충진을 포함한 LOCOS 공정 또는 STI 공정 중 하나를 이용하여 노출된 기판을 산화시킴으로써 이루어진다. 다음에, 실리콘 질화물이 제거되고, (게이트 산화물을 형성하기 위한) 이산화 실리콘의 제 1 층이 기판(10) 상에 증착된다. 폴리실리콘의 제 1 층(14)은 게이트 산화물(12) 상에 증착된다. 다음에, 폴리실리콘의 제 1 층(14)이 제 2 마스킹 단계 및 선택적 부분 제거를 이용하여 패터닝된다. 따라서, 폴리실리콘(14)은 분리 영역(20)으로 자기 정렬되지 않으며, 제 2 마스킹 단계를 필요로 한다. 또한, 추가적인 마스킹 단계에서는, 폴리실리콘(14)의 치수가 분리 영역(20)과 관련하여 정렬 허용도를 갖을 필요가 있다. 자기 정렬 방법이 질화물층(18)을 이용하지 않음을 유념하여야 한다.
자기 정렬 방법 또는 비자기 정렬 방법 중 하나를 이용하여 이루어진 도 1e에 도시된 구조에 다음과 같은 공정이 더 이루어진다. 도 2를 참조하면, 도 1b 및 도 1e에 수직인 도면의 구조를 나타내며, 본 발명의 다음 단계의 공정이 예시된다. 3개의 절연층이 상기 구조 상에 형성된다. 특히, 두꺼운 실리콘 질화물층(22)이 상기 구조의 전체 표면에 걸쳐서 증착되고, 이어서 패드 산화물층(24)(SiO2)이 증착된다. 실리콘 질화물층(22)은 2000-3000A 두께이고, 패드 산화물층(24)은 대략 200-400A 두께이다. 다음에, 상부 질화물층(26)이 800A 두께로 산화물층(24) 상에 증착된다.
WL 마스킹 개구부가 실리콘 질화물층(26)의 상부에 포토 레지스트를 피복하여 수행된다. 마스킹 단계가 적용되어 스트립(즉, 마스킹 영역)이 X 방향, 즉 행 방향으로 정의된다. 인접 스트립간의 거리 Z는 제조될 소자의 필요에 따라 결정된 크기일 수 있다. 제안된 구조는 거리 Z 내에 3개의 "구성", 즉 두 개의 게이트와 하나의 "공간"을 포함할 수 있다. 포토 레지스트는 정의된 마스킹 영역, 즉 스트립에서 행 방향으로 제거되고, 이후 공지된 에칭 공정이 이용되어 스트립에서 제거된 포토 레지스트 아래에 놓인 층(26, 24, 22, 14)을 선택적으로 제거한다. 특히, 질화물 이방성 에칭 공정이 이용되어 에칭 정지부 역할을 해서 에칭 공정을 정지시키는 패드 산화물층(24)이 나타날 때까지 실리콘 질화물층(26)의 노출된 부분을 제거한다. 다음에, 이방성 산화물 에칭 단계가 수행되어 에칭 정지부 역할을 하는질화물층(22)이 나타날 때까지 노출된 패드 산화물층(24)을 제거한다. 다음에, 다른 질화물 이방성 에칭 공정이 이용되어 에칭 정지부 역할을 해서 에칭 공정을 정지시키는 폴리실리콘 층(14)이 나타날 때까지 실리콘 질화물층(22)의 노출된 부분을 제거한다. 이어서, 이방성 폴리실리콜 에칭 공정이 이루어져 에칭 정지부 역할을 하는 절연층(12)이 나타날 때까지 폴리실리콘 층(FG poly)(14)의 노출된 부분을 제거한다. 상기 4개의 에칭 공정을 통해 거리 Z만큼 이격되어 있으며 절연층(12) 아래로 뻗어있는 제 1 트렌치(30)를 형성하게 된다. 최종적으로, 제 1 트렌치 내에 노출된 폴리실리콘 층(14)의 측면이 산화 단계에서 산화되어 FG 산화물 측벽(28)을 형성하고, 나머지 포토 레지스트는 제거된다. 이 결과의 구조는 도 2b에 나타난다.
다음에, 폴리실리콘 증착 단계가 수행되어 제 1 트렌치(30)에 폴리실리콘의 블록(32)을 충진한다. 제 1 트렌치(30) 외부로 증착된 과잉 폴리실리콘은 바람직하게는 CMP 에칭 백 공정으로 에칭되어서 제거되어 도 2c에 예시된 바와 같이 실질적으로 상부 질화물층(26)과 같은 높이로 폴리실리콘 블록(32)의 상부가 남게 된다. 블록(32)은 실질적으로 직사각형 형상이다.
이하, 도 2d를 참조하면, 질화물 에칭 마스크인 포토 레지스트 PR(하드 마스크가 대신해서 이용될 수도 있음)이 교번 중간 영역(34)을 노출시키면서 교번 중간 영역(33)을 덮도록 상기 구조 상에 배치되어(결국, 메모리 셀의 인접 미러 세트들간에 공간을 형성함), 메모리 셀의 미러 세트를 매칭시에 함께 연관될 블록(32) 쌍을 효과적으로 선택하게 된다. 교번 중간 영역(33)은 결과적으로 메모리 셀을 매칭한 쌍에 대한 분리부 및 비트선 접속부로서 작용한다. 포토 레지스트 마스크 PR의 정확한 위치는 그 에지가 블록(32) 상의 어딘가에 위치하기만 한다면 중요하지 않음에 유의하여야 한다. 질화물 에칭 공정(습식 또는 건식 에칭)이 수행되고, 이어서 산화물 에칭 공정 및 다른 질화물 에칭 공정이 수행되어, 노출된 교번 중간 영역(34) 내의 질화물층(26), 패드 산화물층(24) 및 질화물층(22)을 에칭시켜 제거한다. 에칭제는 선택적인 것이기 때문에, 폴리실리콘의 블록(32)과 FG 폴리 층(14)이 영향받지 않아서 제 2 트렌치(35)와 그 하부에 노출된 FG 폴리 층(14)이 남게 된다. 각각의 에칭 공정 동안에, 하부층은 에칭 정지부 역할을 하고, PR 마스크는 교번 중간 영역(33)에서의 어떠한 에칭도 방지한다. 다음에, 에칭 마스크 PR이 스트립된다.
다음에, 질화물 스페이서(36)가 제 2 트렌치(35)와 대면하는 폴리 블록(32)의 표면을 따라 형성된다. 스페이서의 형성은 공지되어 있는데, 구조의 외곽 상에 소정 재료를 증착하고 이어서 이방성 에칭하는 공정으로 이루어져서, 상기 재료가 구조의 수평면으로부터 제거되며, 반면 상기 재료은 구조의 수직 방향 면 상에서는 대부분 원 상태로 남아 있게 된다. 따라서, 질화물 스페이서(36)의 형성은 구조의 노출된 표면 상에 질화물로 된 얇은 층을 증착함으로써 구현되며, 이어서 질화물층이 더 이상 FG 폴리 층(14)을 덮지 않을 때까지 공지된 반응성 이온 에칭(RIE)과 같은 이방성 에칭 공정이 수행된다. 상기 공정에서, 실리콘 산화물(24) 상부의 일부 실리콘 질화물(26)이 또한 에칭되어 블록(32, 32A)이 질화물(26)의 면 위로 돌출하게 된다. 이 결과의 구조는 도 6b에 예시된다.
다음 단계는 노출된 폴리실리콘 표면(즉, 제 2 트렌치(35) 내의 폴리실리콘 층(14) 및 폴리실리콘 블록(32, 32A))을 산화시키는 산화 공정으로, 도 6c에 예시된 바와 같이 폴리실리콘 층(14) 상에 산화물층(38)을 형성하고 폴리실리콘 블록(32, 32A) 상에 다른 산화물층(40)을 형성하게 된다. 이 산화 단계에서는 산화물층(38)이 FG 측면 산화물 벽(28)과 결합하는 측면 에지가 렌즈 형상으로 형성되어, 폴리실리콘 층(14)에 인접하여 그 위에 배치된 절연층을 형성하고, 제 2 트렌치(35) 내에 위치된 폴리실리콘 층(14)의 각 측면 에지에서 위쪽으로 돌출한 첨예한 에지(42)를 형성한다. 첨예한 에지(42)와 층(28/38)에 의해 형성된 절연층의 두께로 그 전체에 걸쳐서 전하의 파울러 노드하임 터널링을 허용한다. 도시되지 않았지만, 선택적 폴리 에칭 공정이 산화물층(38)의 형성 전에 수행될 수 있다. 이와 같이 임의로 최적화된 이방성 폴리 에칭 공정으로 폴리 층(14) 상부면의 일부를 에칭하여 제거하지만, 첨예한 에지(42)의 형성을 시작할 때 도움을 주는 폴리 블록(32)에 인접한 영역의 상부면에 테이퍼 형상으로 남게 된다.
다음에, 질화물 스페이서(36) 및 질화물층(26)이 바람직하게는 습식 에칭 공정(또는, 다른 등방성 에칭 공정)을 이용하여 스트립된다. 다음에, WL 얇은 폴리실리콘 스페이서(44)가 도 2g에 예시된 바와 같이 부가된다. WL 얇은 폴리 스페이서(44)는 먼저 폴리실리콘으로 된 얇은 층을 증착하여 형성되며, 이어서 이방성 에칭 공정(예컨대, RIE)이 수행되어 WL 얇은 폴리 스페이서(44)를 제외한 폴리실리콘으로 된 얇은 층 모두를 제거한다. 폴리 블록(32) 및 WL 얇은 폴리 스페이서(44)는 대응하는 첨예한 에지(42)에 대면하는 노치(notch)를 가진 제어 게이트(후술됨)를 형성하지만, FG 산화물 측벽(28) 및 산화물층(38)에 의해서 절연된다. 다음에, 두꺼운 절연성 내측벽 스페이서(46)가 산화물층(38)의 일부 상에 그리고 WL 얇은 폴리 스페이서(44)에 대해서는 위쪽에 형성된다. 두꺼운 내측벽 스페이서(46)는 산화물 증착 단계에 의해 산화물로 형성되거나 또는 질화물 증착 단계를 이용하여 질화물로 형성될 수 있고, 이어서 이방성 에칭 공정(예컨대, RIE)이 수행된다. 도 2g에 예시된 구조는 질화물 증착 및 에칭 공정을 이용하여 형성되며, 여기서는 상층(26)에서의 소정의 잔류 질화물이 제거되어 있다.
다음에, 이방성 에칭 공정이 수행되어, 산화물층(24, 38, 40)의 노출된 부분을 제거한다. 다음에, 폴리 에칭 공정이 수행되어, 제 2 트렌치(35)의 하부에서 스페이서(46) 사이에 노출된 폴리실리콘(14)의 일부를 제거한다. 다음에, 산화물 에칭 단계가 수행되어, 기판(10)이 나타날 때까지 제 2 트렌치(35)의 하부에서 절연층(12)의 노출된 부분을 제거한다. 다음에, 산화 공정이 수행되어, 제 2 트렌치(35)에 노출된 층(14)의 측면을 산화시켜서 산화물 영역(47)을 형성한다. 이와 동일한 영역이 또한 도 5a 내지 5f를 참조하여 후술되는 바와 같이 산화물 증착 및 RIE 에칭 공정을 통해 형성될 수 있다. 여기서, 산화물 공정으로 또한 폴리 블록(32)의 상부면 상에 산화물층(48)을 형성하고, 제 2 트렌치(35)의 하부에 기판(10)의 표면을 따라 산화된 층(12)을 재형성한다. 다음에, 적절한 이온 주입이 구조의 전체 표면에 걸쳐 이루어진다. 이온이 제 1 이산화 실리콘층(12)을 침투하기에 충분한 에너지를 가지면, 기판(10)에 제 1 영역(50)(즉, 제 2 단자)을 형성하게 된다. 다른 모든 영역에서는, 이온이 질화물층(22), 산화물층(48), 폴리블록(32) 및 질화물 측벽 스페이서(46)에 의해 흡수되기 때문에, 이온의 영향을 받지 않는다. 다음에, 내부 스페이서(52)가 질화물 증착에 의해서 제 2 트렌치(35)의 측면에 형성되고, 이어서 이방성 질화물 에칭 공정(예컨대, RIE)을 수행하여 제 2 트렌치(35)의 측벽을 제외한 모든 표면으로부터 질화물을 제거한다. 질화물이 예시되었지만, 산화물과 같은 다른 형의 재료가 스페이서(52)를 형성하기 위해 이용될 수도 있다. 그 결과의 구조는 도 2h에 예시된다.
산화물 에칭 공정이 도 2h의 구조 상에 수행되어, 노출된 산화물층(48)을 에칭 정지부를 형성하는 폴리 블록(32)까지 아래로 제거하며, 제 2 트렌치(35) 내의 산화물층(12)을 에칭 정지부를 형성하는 실리콘 기판(10)까지 아래로 제거한다. 다음에, 폴리실리콘 증착 단계가 수행되어, 제 2 트렌치(35)에 폴리실리콘으로 된 블록(54)을 충진한다. 폴리실리콘은 본래의 방법이나 또는 통상의 주입 방법을 통해 적절하게 도핑된다. 제 2 트렌치(35) 외부에 증착된 과잉 폴리실리콘은 바람직하게는 CMP 에칭 백 공정으로 에칭되어 제거되어서, 도 2i에 예시된 바와 같이 폴리 블록(32)의 상부와 같은 높이로 폴리실리콘 블록(54)의 상부가 남게 된다. 다음에, 산화 단계가 수행되어 폴리 블록(54)과 폴리 블록(32)의 상부면을 산화시킨다. 그 결과의 구조는 도 2i에 예시된다.
질화물 포토 레지스트 에칭 마스크 PR이 도 2j에 예시된 바와 같이 질화물층(22)의 잔류 부분을 노출된 상태로 남겨 놓고 적어도 질화물 측벽 스페이서(46)를 덮도록 상기 구조 상에 배치된다. 다음에, 질화물 에칭 공정이 이용되어 질화물층(22)의 잔류 부분을 제거해서 에칭 정지부로서 역할하는 폴리실리콘층(14)(제 2 트렌치의 외부의 층)을 노출시킨다. 이어서, 폴리 에칭 공정이 수행되어 폴리 블록(32)쌍 외부의 폴리실리콘 층(14)의 잔류 부분을 제거한다. 다음에, 에칭 마스크 PR이 제거되어, 도 2k에 도시된 구조이 남게 된다.
메모리 셀을 완성하기 위하여, 질화물 측벽 스페이서(58)가 먼저 열산화 또는 CVD에 의해 산화물층을 형성함으로써 폴리 블록(32)에 인접하여 형성되며, 이어서 구조 상에 질화물층을 증착하고 이방성 질화물 에칭을 수행하여 폴리 블록(32)을 덮어 밀봉시킨다. 다음에, 이온 주입(예컨대, N+)이 이용되어, 제 1 영역(50)을 형성하는 방법과 마찬가지로 기판 내에 제 2 영역(60)(즉, 제 1 단자)을 형성한다. 이어서, 산화물 에칭이 수행되어 스페이서(58)에 인접한 층(12)이 제거되서 기판이 노출되며, 이때 산화물층(56)도 또한 상기 산하물 에칭에 의해서 제거된다. 다음에, 텅스텐, 코발트, 티타늄, 니켈, 백금과 같은 전도성 금속을 이용하는 금속 증착 단계가 수행된다. 이 구조는 어닐링되어 열화 금속이 기판(10)의 노출된 상부로 흘러서 침투하도록 하여 금속화된 실리콘 영역(62)을 형성하고, 열화 금속이 폴리 블록(32/54)의 노출된 상부로 흘러서 침투하도록 하여 금속화된 실리콘 영역(65)(행방향의 전도성을 촉진시키는 영역)을 형성한다. 기판(10) 상의 금속화된 실리콘 영역(62)은 자기 정렬된 실리사이드(즉, 살리사이드(salicide))로 불리울 수 있는데, 그 이유는 스페이서(58)에 의해 제 2 영역(60)과 자기 정렬되기 때문이다. 폴리 블록(32/54) 상의 금속화된 실리콘 영역(65)은 일반적으로 폴리사이드로 불리운다. 잔류 구조 상에 증착된 금속은 금속 에칭 공정에 의해 제거된다. BPSG(67)와 같은 페시베이션이 이용되어 전체 구조를 덮는다. 마스킹 단계가 수행되어 살리사이드 영역(62) 상에 에칭 영역을 정의한다. BPSG(67)는 살리사이드 영역(62)까지 아래로 마스크된 영역에서 선택적으로 에칭되고, 그 결과 트렌치에는 금속 증착 및 평탄화 에칭 백에 의해서 전도성 금속(63)이 충진된다. 살리사이드 층(62)은 전도체(63)와 제 2 영역(60) 사이의 전도를 촉진시킨다. 비트선(64)이 BPSG(67) 상에 금속 마스킹을 통해 부가되어 메모리 셀의 열에 있는 모든 전도체(63)를 함께 접속한다. 최종적인 메모리 셀 구조는 도 2l에 예시된다. 제 1 및 제 2 영역(50/60)은 각 셀에 대한 소스 및 드레인을 형성한다(당업자라면 소스와 드레인이 동작 중에 스위칭될 수 있음을 알 수 있음). 각 셀에 대한 채널 영역(66)은 소스와 드레인(50/60) 사이에 있는 기판 내의 일부분이다. 폴리 블록(32) 및 폴리 스페이서(44)는 제어 게이트를 구성하고, 폴리 층(14)은 플로팅 게이트를 구성한다. 제어 게이트(32)는 제 2 영역(60)의 에지와 정렬된 한 측면을 가지며 채널 영역(66)의 일부 상에 증착된다. 노치(68)는 부분적으로 플로팅 게이트(14)(플로팅 게이트(14)의 첨예한 에지(42)는 노치(68)를 향하여 뻗어 있음)까지 뻗어 있는 제어 게이트(32/44)(여기서, 폴리 블록(32)은 폴리 스페이서(44)와 접착되어 있음)의 코너에 형성된다. 플로팅 게이트(14)는 채널 영역(66)의 일부 상에 있으며, 그 한 단부가 제어 게이트(32/44)에 의해 부분적으로 중첩되고 그 다른 단부가 제 1 영역(50)과 부분적으로 중첩된다. 도 2l에 예시된 바와 같이, 본 발명의 공정으로 서로 대칭되는 메모리 셀 쌍을 형성한다. 대칭되는 메모리 셀은 플로팅 게이트(14) 단부들에서의 질화물 내측 스페이서(52)와 산화물층에 의해 서로 절연된다.
도 2m을 참조하면, 그 결과의 구조의 평면도로서, 제 2 영역(60)과 X 방향, 즉 행방향으로 이어지는 제어선(32), 및 최종적으로 기판(10) 내의 제 1 영역(50)과 접속된 소스선(54)과의 상호접속 구조가 도시된다. 소스선(54)(당업자라면 용어 "소스"가 용어 "드레인"과 서로 바뀔수 있음을 이해할 수 있음)은 기판(10)과 전체 행 방향으로 접촉, 즉 분리 영역뿐만 아니라 활성 영역과 접촉하지만, 소스선(54)은 기판(10) 내의 제 1 영역(50)과만 전기적으로 접속된다. 더불어, "소스"선(54)이 접속된 각각의 제 1 영역(50)은 2개의 인접 메모리 셀 사이에서 공유된다. 마찬가지로, 비트선(64)이 접속된 각 제 2 영역(60)은 메모리 셀의 다른 미러 세트로부터 인접 메모리 셀 사이에서 공유된다.
그 결과 플로팅 게이트(14), 이 플로팅 게이트와 바로 인접하여 있지만 격리되어 있으며 행 방향의 길이를 따라 이어져서 다른 메모리 셀의 제어 게이트와 동일한 행으로 접속하는 실질적으로 직사각형 형상의 구조과 접속된 제어 게이트(32), 또한 행 방향을 따라 이어져서 메모리 셀 쌍의 제 1 영역(50)과 동일한 행으로 접속하는 소스선(54), 및 열 방향, 즉 Y 방향을 따라 이어져서 메모리 셀의 제 2 영역(60)과 동일한 열 방향으로 접속하는 비트선(64)을 가진 스플리트 게이트 형의 다수의 비활성 메모리 셀이 된다. 제어 게이트, 플로팅 게이트, 소스선 및 비트선은 모두 자기 정렬로 형성된다. 비활성 메모리 셀은 미국특허 제 5,572,054호에 개시된 바와 같이 게이트 터널링을 모두 제어하는 플로팅 게이트를 가진 스플리트 게이트 형으로 이루어지며, 이 문헌은 이와 같이 형성된 비활성 메모리 셀 및 어레이의 동작에 관하여 본 명세서에서 참조된다.
도 3a 내지 3d는 도 2b에 예시된 구조를 형성하기 위한 다른 공정을 예시한다. 상술된 바람직한 실시예에서는 리소 레절루션(litho resolution) 공정을 이용하여 층(26, 24, 22, 14) 내에 제 1 트렌치(30)를 형성한다. 그러나, 서브-리소 공정이 대신 이용되어 도 2a에 예시된 구조로부터 시작하여 본래 마스킹 단계에 의해서 정의된 것보다는 작은 폭을 가진 제 1 트렌치(30)를 정의할 수 있다. 도 2a에 예시된 구조로부터 시작하여, 2개의 추가적인 층(70, 72)이 질화물층(26) 상에 형성, 즉 증착된다. 도 3a에 나타낸 실시예에서, 층(70)은 폴리실리콘 층이고, 층(72)은 산화물층이다. 다음에, WL 마스킹 동작이 산화물층(72) 상에 피복된 포토 레지스트로 수행된다. 마스킹 단계가 적용되어 스트립이 X 방향, 즉 행 방향으로 정의된다. 포토 레지스트는 정의된 선택 영역에서 제거되는데, 즉 행 방향으로 스트립된 후, 산화물 에칭 공정과 폴리 에칭 공정이 수행되어 노출된 스트립 내의 산화물층(72) 및 폴리 층(70)을 선택적으로 제거하여 제 1 트렌치(30)를 정의한다. 이어서, WL 포토 스트립 단계가 수행되어 포토 레지스트를 제거한다. 다음에, 스페이서(76)가 제 1 트렌치(30)의 측면에 형성된다. 스페이서(76)는 산화물 또는 폴리실리콘 중 하나로 형성된다. 도 3b에 나타낸 실시예에서, 스페이서(76)는 통상적인 증착 공정에 의해서 폴리실리콘으로 형성되며, 이로서 폴리실리콘으로 된 층이 구조 상에 증착되고, 반응성 이온 에칭이 이용되어 스페이서(76)를 제외한 폴리실리콘을 제거한다. 마지막으로, 질화물 에칭이 스페이서(76) 사이에서 수행되어 제 1 트렌치(30)의 하부의 질화물층(26)을 제거하고, 그 결과의 구조는 도 3b에 예시된다.
다음에, RIE 산화물 에칭 단계가 수행되어, 및 질화물층(22)이 나타날 때까지 제 1 트렌치(30) 하부의 산화물층(24)의 노출된 부분, 및 산화물층(72)을 제거한다. 다음에, 두꺼운 질화물 RIE 에칭 단계가 수행되어 도 3c에 나타낸 바와 같이 폴리 층(14)이 나타날 때까지 제 1 트렌치(30) 내의 질화물층(22)의 노출된 부분을 제거한다. 이어서, 폴리 RIE 에칭이 수행되어 산화물층(12)이 나타날 때까지 제 1 트렌치(30) 하부의 폴리 층(14)의 노출된 부분, 폴리 층(70) 및 스페이서(76)를 제거한다. 마지막으로 산화 단계가 수행되어 제 1 트렌치(30) 내에 노출된 폴리실리콘 층(14)의 측벽을 산화시켜서 FG 산화물 측벽(28)을 형성한다. 그 결과의 구조는 도 3d에 도시하였으며, 이것은 도 2b에 예시된 구조과 동일하지만 제 1 트렌치(30)에 대해서는 작은 폭을 가진다. 스페이서(76)를 이용하여 초기에 제 1 트렌치(30)의 상부를 정의하기 위해 이용된 마스킹 단계의 폭보다 좁은 폭을 가진 제 1 트렌치(30)를 형성할 수 있는데, 이 공정은 서브-리소 공정으로 불리운다.
도 4a 내지 4e는 (도 4e에 도시된 바와 같이) 블록(32)의 외측을 라이닝(lining)한 산화물층을 추가한 것을 제외한 도 2f에 예시된 구조를 형성하기 위한 다른 공정을 예시한다. 상술된 바람직한 실시예에서, 도 2b에 나타낸 구조에서 수행된 최종 단계는 산화 단계이다. 이 산화 단계 전에서 시작하여, 다음의 교번 공정이 도 2c 내지 2f와 관련하여 상술된 상술된 단계들을 대체하기 위해 이용될 수 있다. 산화물 측벽(28)을 형성하는 산화 단계 대신에, HTO 산화물 증착이 수행되어 도 4a에 예시된 바와 같이 제 1 트렌치(30) 측벽의 높이를 따라 뻗어있는 산화물 측벽(80)을 형성한다. 다음에, 폴리실리콘 증착 단계가 수행되어트렌치(30)에 폴리실리콘으로 된 블록(32)을 충진한다. 제 1 트렌치(30) 외부에 증착된 과잉 폴리실리콘은 바람직하게는 CMP 에칭 백 공정으로 에칭되어 제거되어서, 도 4b에 예시된 바와 같이 상부 질화물층(26)과 실질적으로 같은 높이로 폴리실리콘 블록(32)의 상부가 남게 된다.
이하, 도 4c를 참조하면, 질화물 에칭 마스크 PR(하드 마스크가 대신 이용될 수도 있음)이 교번 중간 영역(33)을 덮도록 상기 구조 상에 배치되어(결국, 메모리 셀의 인접 미러 세트 사이에 공간을 형성함) 교번 영역(34)이 노출되어 남아 있고, 이로서 메모리 셀의 미러 세트를 매칭시 함께 연관될 수 있는 블록(32)의 쌍을 효과적으로 선택할 수 있다. 교번 중간 영역(33)은 결국 선택된 매칭 메모리 셀 쌍에 대한 분리부 및 비트선 접속부로서 작용한다. 다음에, 질화물 에칭 공정(습식 또는 건식)이 수행되고 이어서 산화물 에칭 공정에 수행되어 노출된 교번 중간 영역(34) 내의 질화물층(26) 및 패드 산화물층(24)을 에칭하여 제거해서, 그 하부에 노출된 질화물층(22)과 함께 제 2 트렌치(35)가 남게 된다. 각 에칭 공정 동안, 하부층은 에칭 정지부로서 작용하며, PR 마스크는 교번 중간 영역(33)에서의 어떠한 에칭도 방지한다. 그 결과의 구조는 도 4c에 예시된다.
다음에, 두꺼운 질화물 에칭 공정이 수행되어 도 4d에 예시된 바와 같이 폴리 층(14)이 나타날 때까지 제 2 트렌치(35)의 하부로부터 노출된 질화물층(22)을 에칭하여 제거한다. 다음에, 에칭 마스크 PR이 스트립된다. 다음에, 질화물 스페이서(36)가 제 2 트렌치(35)와 대면하는 폴리 블록(32)의 표면을 따라 형성된다. 질화물 스페이서(36)의 형성은 구조의 노출된 표면 상에 질화물로 된 얇은 층을 증착함으로써 구현되며, 이어서 질화물층이 더 이상 FG 폴리 층(14)을 덮지 않을 때까지 공지된 반응성 이온 에칭(RIE)과 같은 이방성 에칭 공정이 수행된다. 다음 단계에서 노출된 폴리실리콘 표면(즉, 제 2 트렌치(35) 내의 폴리실리콘 층(14) 및 폴리실리콘 블록(32))을 산화시키는 산화 공정이 수행되어, 도 4e에 예시된 바와 같이 폴리실리콘 층(14) 상에 산화물층(38)을 형성하고 폴리실리콘 블록(32) 상에 다른 산화물층(40)을 형성하게 된다. 이 산화 단계에서는 산화물층(38)이 FG 측면 산화물 벽(28)과 결합하는 측면 에지가 렌즈 형상으로 형성되어, 제 2 트렌치(35) 내에 위치된 폴리실리콘 층(14)의 각 측면 에지에서 위쪽으로 돌출한 첨예한 에지(42)를 형성한다. 첨예한 에지(42)와 층(28/38)에 의해 형성된 절연층의 두께로 그 전체에 걸쳐서 전하의 파울러 노드하임 터널링을 허용한다. 도시되지는 않았지만, 선택적 폴리 에칭 공정이 산화물층(38)의 형성 전에 수행될 수 있다. 이와 같이 임의로 최적화된 이방성 폴리 에칭 공정으로 폴리 층(14) 상부면의 일부를 에칭하여 제거하지만, 첨예한 에지(42)의 형성을 시작할 때 도움을 주는 폴리 블록(32)에 인접한 영역의 상부면에 테이퍼 형상으로 남게 된다. 도 2f에서 설명된 것과 같이 시작하는 바람직한 실시예로부터 나머지 공정 단계들이 수행되어 최종적인 구조를 완성한다.
도 5a 내지 5f는 질화물 대신에 산화물로 이루어진 플로팅 게이트(14) 상에 제어 게이트 스페이서(44)와 인접한 스페이서(46)를 가진 메모리 셀을 형성하기 위한 다른 공정을 나타낸다. 도 2g에 도시된 바람직한 실시예에서, 스페이서(46)는 구조 상에 두꺼운 질화물층을 증착함으로써 형성되고, 이어서 이방성 질화물 에칭단계가 수행된다. 그러나, 스페이서(46)는 다음의 단계를 이용하여 산화물을 형성할 수 있다. 얇은 폴리 스페이서(44)가 형성된 후(도 2c 참조), 도 5a에 예시된 바와 같이 두꺼운 산화물층(84)이 구조 상에 증착된다. 이어서, 이방성 에칭 공정(예컨대, RIE)이 수행되어 내측벽(산화물) 스페이서(46)를 형성하는 부분을 제외하고 산화물층(84)을 제거한다. 산화물층(24, 40)은 또한 제 2 트렌치(35) 중심의 산화물층(38)의 일부와 함께 제거된다. 그 결과의 구조는 도 5b에 도시된다.
다음에, 폴리 RIE 에칭 공정이 수행되어 제 2 트렌치(35) 하부에 노출된 폴리실리콘 층(14)의 일부를 제거한다. 상기 폴리 에칭 공정으로 또한 폴리 블록(32) 및 폴리 스페이서(44)의 상부로부터 작은 부분을 제거한다. 그 결과의 구조는 도 5c에 도시된다.
다음에, 노출된 폴리실리콘이 산화되어 플로팅 게이트(14)가 되는 내측벽 상에 산화물층(86)을 형성한다. 이어서, 구조의 전체 표면에 걸쳐 적절한 이온 주입이 수행된다. 이온이 제 1 이산화 실리콘층(12)을 침투하기에 충분한 에너지를 가지면, 기판(10)에 제 1 영역(50)(즉, 제 2 단자)을 형성하게 된다. 모든 다른 영역에서는 이온이 흡수되지 않아서 이온의 영향을 받지 않는다. 내측벽 스페이서(88)가 산화물 또는 질화물 증착에 의해 제 2 트렌치(35)의 측벽을 따라 인접하여 형성된다. 도 5d에 나타낸 실시예에서, 내측벽 스페이서(88)는 산화물 증착에 의해서 형성되고, 이어서 이방성 에칭이 수행되어 내측벽 스페이서(88)를 제외하고 증착된 산화물을 제거한다. 상기 산화물 에칭 단계에서는 또한 제 2 트렌치(35) 하부에 노출된 산화물층(12)을 제거하여 기판(10)을 노출시킨다. 그 결과의 구조는 도 5d에 예시된다.
다음에, 폴리실리콘 증착 단계가 수행되어 제 2 트렌치(35)에 폴리실리콘으로 된 블록(54)을 충진한다. 폴리실리콘은 인-시투 방법 또는 통상의 주입 방법 중 하나를 통해 적절하게 도핑된다. 제 2 트렌치(35) 외부에 증착된 과잉 폴리실리콘은 바람직하게는 CMP 에칭 백 공정으로 에칭되어 제거되어서, 도 5e에 예시된 바와 같이 폴리 블록(32) 및 폴리 스페이서(44)의 상부와 같은 높이로 폴리실리콘 블록(54)의 상부가 남게 된다. 다음에, 산화 단계가 수행되어 폴리 블록(54, 32)과 폴리 스페이서(44)의 상부면을 산화시킴으로써, 산화물층(56)을 형성한다. 그 결과의 구조는 도 5e에 예시된다.
질화물 에칭 공정이 이용되어 질화물층(22)의 두꺼운 잔류 부분을 제거해서 에칭 정지부 역할을 하는 폴리실리콘 층(14)(제 2 트렌치(35)의 외부)을 노출시킨다. 이어서, 폴리 에칭 공정이 수행되어 폴리 블록(32)의 선택 쌍 외부의 폴리실리콘 층(14)의 잔류 부분을 제거한다. 그 결과의 구조는 도 5f에 예시되며, 이것은 도 2k에 도시된 바람직한 실시예의 구조에 대응한다. 바람직한 실시예의 나머지 단계들은 최종 메모리 셀 구조 형성을 완성하기 위해 이용될 수 있다.
도 6a 내지 6i는 셀의 미러 세트를 형성하는 다른 공정을 예시한다. 이러한 다른 공정은 2개 대신에 3개의 제 1 트렌치(30)가 미러 메모리 셀의 각 쌍에 대하여 형성되는 것을 제외하면 도 2a 내지 2c와 관련해서 설명된 것과 같은 단계로 시작한다. 따라서, 3개의 폴리실리콘 블록이 각 메모리 셀 쌍에 대하여 형성되며, 추가된 블록은 도 6a에 예시된 바와 같이 32A로 나타난다.
이하, 도 6a를 참조하면, 질화물 에칭 마스크 포토 레지스트 PR(하드 마스크가 대신 이용될 수도 있음)이 교번 중간 영역(34)을 노출시켜 남겨 놓고 교번 중간 영역(33)을 덮도록 구조 상에 배치됨으로써(결과적으로, 메모리 셀의 인접 미러 세트간에 공간을 형성함), 메모리 셀의 미러 세트 매칭시 함께 연관될 수 있는 블록(32) 쌍을 효과적으로 선택한다. 교번 중간 영역(33)은 매칭 메모리 셀 쌍에 대한 분리부 및 비트선 접속부 작용을 한다. 포토 레지스트 마스크 PR의 정확한 위치는 그 에지가 블록(32) 상의 어딘가에 위치하기만 한다면 중요하지 않음에 유의하여야 한다. 질화물 에칭 공정(습식 또는 건식 에칭)이 수행되고, 이어서 산화물 에칭 공정 및 다른 질화물 에칭 공정이 수행되어, 노출된 교번 중간 영역(34) 내의 질화물층(26), 패드 산화물층(24) 및 질화물층(22)을 에칭한다. 에칭제는 선택적인 것이기 때문에, 폴리실리콘으로 된 블록(32)과 FG 폴리 층(14)이 영향받지 않아서 각 메모리 셀 쌍에 대한 제 2 트렌치(35) 쌍과 그 하부에 노출된 FG 폴리 층(14)이 남게 된다. 각각의 에칭 공정 동안에, 하부층은 에칭 정지부 역할을 하고, PR 마스크는 교번 중간 영역(33)에서의 어떠한 에칭도 방지한다. 다음에, 에칭 마스크 PR이 스트립된다.
다음에, 질화물 스페이서(36)가 제 2 트렌치(35)와 대면하는 폴리 블록(32)의 표면을 따라 형성된다. 스페이서의 형성은 구조의 노출된 표면 상에 질화물로 된 얇은 층을 증착시킴으로써 구현되며, 이어서 질화물층이 제 2 트렌치(35)의 중심에서 더 이상 FG 폴리 층(14)을 덮지 않을 때까지 공지된 반응성 이온 에칭(RIE)과 같은 이방성 에칭 공정이 수행된다. 상기 공정에서, 실리콘 질화물(24) 상부의일부 실리콘 질화물(26)이 또한 에칭되어 블록(32)이 질화물(26)의 면 위로 돌출하게 된다. 이 결과의 구조는 도 6b에 예시된다.
다음 단계는 노출된 폴리실리콘 표면(즉, 제 2 트렌치(35) 내의 폴리실리콘 층(14) 및 폴리실리콘 블록(32))을 산화시키는 산화 공정으로, 도 2f에 예시된 바와 같이 폴리실리콘 층(14) 상에 산화물층(38)을 형성하고 폴리실리콘 블록(32) 상에 다른 산화물층(40)을 형성하게 된다. 이 산화 단계에서는 산화물층(38)이 FG 측면 산화물 벽(28)과 결합하는 측면 에지가 렌즈 형상으로 형성되어, 폴리실리콘 층(14)에 인접하여 그 위에 배치된 절연층을 형성하고, 제 2 트렌치(35) 내에 위치된 폴리실리콘 층(14)의 각 측면 에지에서 위쪽으로 돌출한 첨예한 에지(42)를 형성한다. 첨예한 에지(42)와 층(28/38)에 의해 형성된 절연층의 두께로 그 전체에 걸쳐서 전하의 파울러 노드하임 터널링을 허용한다. 도시되지는 않았지만, 선택적 폴리 에칭 공정이 산화물층(38)의 형성 전에 수행될 수 있다. 이와 같이 임의로 최적화된 이방성 폴리 에칭 공정으로 폴리 층(14) 상부면의 일부를 에칭하여 제거하지만, 첨예한 에지(42)의 형성을 시작할 때 도움을 주는 폴리 블록(32)에 인접한 영역의 상부면에 테이퍼 형상으로 남게 된다.
다음에, 질화물 스페이서(36) 및 질화물층(26)이 바람직하게는 습식 에칭 공정(또는, 다른 등방성 에칭 공정)을 이용하여 스트립된다. 다음에, WL 얇은 폴리실리콘 스페이서(44)가 도 6d에 예시된 바와 같이 부가된다. WL 얇은 폴리 스페이서(44)는 먼저 폴리실리콘으로 된 얇은 층을 증착하여 형성되며, 이어서 이방성 에칭 공정(예컨대, RIE)이 수행되어 폴리 층(24)과 함께 WL 얇은 폴리 스페이서(44)를 제외한 폴리실리콘으로 된 얇은 층 모두를 제거한다. 폴리 블록(32) 및 WL 얇은 폴리 스페이서(44)의 절반은 대응하는 첨예한 에지(42)에 대면하는 노치를 가진 제어 게이트(후술됨)를 형성되지만, FG 산화물 측벽(28) 및 산화물층(38)에 의해서 형성된 절연층을 통해 절연된다. 다음에, 산화물 증착과 같은 절연 증착 단계가 수행되어 제 2 트렌치(35)를 산화물로 된 블록(90)으로 충진한다. 제 2 트렌치(35) 외부에 증착된 과잉 산화물은 바람직하게는 CMP 에칭 백 공정으로 에칭되어 제거되어서, 폴리 블록(32, 32A)과 WL 폴리 스페이서(44)의 상부와 같은 높이로 블록(90)의 상부면이 남게 된다. 그 결과의 구조는 도 6d에 예시된다.
폴리실리콘 포토 레지스트 에칭 마스크 PR이 도 6e에 예시된 바와 같이 각 메모리 셀 쌍에 대한 중앙 폴리 블록(32A) 및 상기 중앙 폴리 블록(32A)에 바로 인접한 폴리 스페이서(44)만을 노출시킨채 구조 상에 배치된다. 다음에, 폴리 에칭 공정이 이용되어 중앙 폴리 블록(32A) 및 인접 폴리 스페이서(44)를 제거함으로써, 절연층(12)까지 아래로 뻗는 트렌치(92)를 형성한다. 다음에, 적절한 이온 주입이 구조의 전체 표면에 걸쳐서 이루어진다. 이온이 트렌치(92) 내의 제 1 이산화 실리콘층(12)을 침투하기에 충분한 에너지를 가지면, 기판(10)에 제 1 영역(50)(즉, 제 2 단자)을 형성하게 된다. 다른 모든 영역에서는, 이온이 에칭 마스크 또는 산화물, 폴리 또는 질화물층에 의해서 흡수되기 때문에, 이온의 영향을 받지 않는다. 그 결과의 구조는 도 6e에 예시된다.
다음에, 에칭 마스크 PR이 스트립되고, 절연 스페이서(94)가 트렌치(92)의 측벽 상에 형성된다. 바람직하게, 절연 스페이서(94)는 구조 상에 산화물층을 증착함으로써 형성된 산화물 스페이서이고, 이방성 산화물 에칭을 수행하여 스페이서(94)를 제외한 증착된 산화물층을 제거함과 함께 트렌치(92) 하부의 산화물층(12)을 제거하여 기판을 노출시킨다. 다음에, 폴리실리콘 증착 단계가 수행되어, 트렌치(92)에 폴리실리콘으로 된 블록(96)을 충진한다. 폴리실리콘은 인-시투 방법 또는 통상적인 주입 방법 중 하나를 통해 적절하게 도핑된다. 트렌치(92) 외부로 증착된 과잉 폴리실리콘은 바람직하게는 CMP 에칭 백 공정으로 에칭되어 제거되어서, 질화물층(22)과 산화물 블록(90)의 상부면보다 약간 낮은 폴리실리콘 블록(32, 96) 및 폴리실리콘 스페이서(44)의 상부가 남게 된다. 그 결과의 구조는 도 6f에 예시된다.
다음에, 산화 단계가 수행되어 도 6g에 예시된 바와 같이 폴리 블록(32, 96) 및 폴리 스페이서(44)의 상명을 산화시킴으로써 산화물층(56)을 형성한다. 이어서, 질화물 에칭이 수행되어, 질화물층(22)의 잔여 부분을 제거함으로써 에칭 정지부로서 작용하는 (폴리 블록(32) 외부의) 폴리실리콘 층(14)을 노출시킨다. 이어서, 폴리 에칭 공정이 수행되어 폴리 블록(32) 외부의 폴리실리콘 층(14)의 잔여 부분을 제거한다. 그 결과의 구조는 도 6h에 나타난다.
메모리 셀을 완성하기 위하여, 질화물 측벽 스페이서(58)가 먼저 열산화 또는 CVD에 의해 산화물층을 형성함으로써 폴리 블록(32)에 인접하여 형성되며, 이어서 구조 상에 질화물층을 증착하고 이방성 질화물 에칭을 수행하여 폴리 블록(32)을 덮어 밀봉시킨다. 다음에, 이온 주입(예컨대, N+)이 이용되어, 제 1 영역(50)을 형성하는 방법과 마찬가지로 기판 내에 제 2 영역(60)(즉, 제 1 단자)을 형성한다. 이어서, 산화물 에칭이 이용되어 산화물층(56), 산화물 블록(90)과 스페이서(94)의 상부 및 스페이서(58)에 인접한 산화물층(12)이 제거되서 기판(10)이 노출된다. 다음에, 폴리 에칭이 수행되어, 폴리 블록(32, 96) 및 폴리 스페이서(44)의 상부를 제거한다. 다음에, 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브덴과 같은 전도성 금속을 이용하는 금속 증착 단계가 수행된다. 이 구조는 어닐링되어 열화 금속이 기판(10)의 노출된 상부로 흘러서 침투하도록 하여 금속화된 실리콘(살리사이드) 영역(62)을 형성하고, 열화 금속이 폴리 블록(32/96)의 노출된 상부로 흘러서 침투하도록 하여 금속화된 실리콘(폴리사이드) 영역(65)(행 방향의 전도성을 촉진시키는 영역)을 형성한다. 잔류 구조 상에 증착된 금속은 금속 에칭 공정에 의해 제거된다. 기판(10) 상의 금속화된 실리콘(살리사이드) 영역(62)은 스페이서(58)에 의해서 제 2 영역(60)과 자기 정렬된다. BPSG(67)와 같은 페시베이션이 이용되어 전체 구조를 덮는다. 마스킹 단계가 수행되어 살리사이드 영역(62) 상에 에칭 영역을 정의한다. BPSG(67)는 살리사이드 영역(62)까지 아래로 마스크된 영역에서 선택적으로 에칭되고, 그 결과 트렌치에는 금속 증착 및 평탄화 에칭 백에 의해서 전도성 금속(63)이 충진된다. 살리사이드 층(62)은 전도체(63)와 제 2 영역(60) 사이의 전도를 촉진시킨다. 비트선(64)이 BPSG(67) 상에 금속 마스킹을 통해 부가되어 메모리 셀의 열에 있는 모든 전도체(63)를 함께 접속한다. 최종적인 메모리 셀 구조는 도 6i에 예시된다. 제 1 및 제 2 영역(50/60)은 각 셀에 대한 소스 및 드레인을 형성한다(당업자라면 소스와 드레인이 동작 중에 스위칭될 수 있음을 알 수 있음). 각 셀에 대한 채널 영역(66)은 소스와 드레인(50/60) 사이에 있는 기판 내의 일부분이다. 폴리 블록(32) 및 폴리 스페이서(44)는 제어 게이트를 구성하고, 폴리 층(14)은 플로팅 게이트를 구성한다. 제어 게이트(32)는 제 2 영역(60)의 에지와 정렬된 한 측면을 가지며 채널 영역(66)의 일부 상에 증착된다. 노치(68)는 부분적으로 플로팅 게이트(14)(플로팅 게이트(14)의 첨예한 에지(42)는 노치(68)를 향하여 뻗어 있음)까지 뻗어 있는 제어 게이트(32/44)(여기서, 폴리 블록(32)은 폴리 스페이서(44)와 접착되어 있음)의 코너에 형성된다. 플로팅 게이트(14)는 채널 영역(66)의 일부 상에 있으며, 그 한 단부가 제어 게이트(32/44)에 의해 부분적으로 중첩되고 그 다른 단부가 제 1 영역(50)과 부분적으로 중첩된다. 도 6i에 예시된 바와 같이, 본 발명의 공정으로 서로 대칭되는 메모리 셀 쌍을 형성한다. 대칭되는 메모리 셀은 플로팅 게이트(14) 단부들에서의 산화물 스페이서(94)와 산화물층(28)에 의해서 서로 절연된다.
본 실시예는 플로팅 게이트 길이가 아직 포토리소그래피 단계에 의해서 정의되는 점에 특징이 있으며, 플로팅 게이트 폴리는 마스크 개구부에 노출되는 플로팅 게이트 폴리 대신에 에칭 마스크에 의해서 보호된다. WL 마스크는 워드선, 플로팅 게이트 및 소스 치수를 동시에 정의한다. 플로팅 게이트 길이는 스페이서 에칭 공정 대신에 포토 리소그래피 단계에 의해서 정해지며, 따라서 보다 더 제어가능하게 된다.
도 7a 내지 7i는 도 6a 내지 6i에 예시된 공정과 매우 유사하지만, 자기 정렬 접촉 구조(SAC)를 더 포함한다. 이러한 다른 공정은 도 7a에 예시된 바와 같이, 절연층(22a, 26a)이 질화물 대신에 산화물로 형성되고, 절연층(24a)이 산화물 대신에 질화물로 형성되는 것을 제외하면 도 2a와 관련해서 설명된 단계와 마찬가지로 시작한다. 층(24a, 26a)은 선택적이며 본 실시예에서는 설명하지 않는다.
WL 마스킹 동작이 산화물층(26a) 상부에 피복된 포토 레지스트로 수행된다. 마스킹 단계가 적용되어 스트립이 X 방향, 즉 행 방향으로 정의된다. 포토 레지스트는 정의된 선택 영역에서 제거되는데, 즉 행 방향으로 스트립된 후, 공지된 이방성 산화물, 폴리실리콘 및 질화물 에칭 공정이 이용되어 절연층(26a, 24a, 22a)를 선택적으로 제거함과 함께 에칭 정지부로서 역할하는 절연층(12)이 나타날 때까지 스트립 내의 제거된 포토 레지스트 하부의 폴리 층(14)을 제거한다. 상기 에칭 공정은 미러 메모리 셀의 각 쌍에 대하여 3개의 제 1 트렌치(30)를 형성할 때 나타난다. 이어서 산화 단계가 수행되어, 제 1 트렌치(30, 32A) 내에서 노출된 폴리실리콘 층의 측면이 산화되어 FG 산화물 측벽(28)을 형성한다. 이어서, 잔류 포토 레지스트가 제거된다. 이 결과의 구조는 도 7b에 나타난다.
이어서, 폴리실리콘 증착 단계가 수행되어, 미러 메모리 셀의 각 쌍에 대하여 외부 2개의 제 1 트렌치(30)에 폴리실리콘으로 된 블록(32)이 충진되고, 중간의 제 1 트렌치(30)에 폴리실리콘으로 된 블록(32A)이 충진된다. 제 1 트렌치(30, 30A) 외부에 증착된 과잉 폴리실리콘은 바람직하게는 상부 산화물층(26a)을 CMP 정지층으로서 이용하는 CMP 에칭 백 공정으로 에칭하여 제거되어, 산화물층(26a)와 실질적으로 같은 높이로 폴리실리콘 플록(32, 32A)의 상부가 남게 된다. 블록(32, 32A)은 도 7c에 예시된 바와 같이 실질적으로 직사각형 형상이다. 다음에, 폴리실리콘 에칭 백 단계가 수행되어, 도 7d에 예시된 바와 같이 폴리 블록(3, 32A)의 상부를 에칭하여 제거한다.
이하, 도 7e를 참조하면, 산화물 에칭 마스크인 포토 레지스트 PR(하드 마스크가 대신해서 이용될 수도 있음)이 교번 중간 영역(34)을 노출시키면서 교번 중간 영역(33)을 덮도록 상기 구조 상에 배치되어(결국, 메모리 셀의 인접 미러 세트들간에 공간을 형성함), 메모리 셀의 미러 세트를 매칭시에 함께 연관될 블록(32) 쌍을 효과적으로 선택하게 된다. 교번 중간 영역(33)은 결과적으로 메모리 셀을 매칭한 쌍에 대한 분리부 및 비트선 접속부로서 작용한다. 포토 레지스트 마스크 PR의 정확한 위치는 그 에지가 블록(32) 상의 어딘가에 위치하기만 한다면 중요하지 않음에 유의하여야 한다. 산화물 에칭 공정이 수행되고, 이어서 질화물 에칭 공정(습식 또는 건식 에칭) 및 다른 산화물 에칭 공정이 수행되어, 노출된 교번 중간 영역(34) 내의 질화물층(26a), 질화물층(24a) 및 산화물층(22a)을 에칭시켜 제거한다. 에칭제는 선택적인 것이기 때문에, 폴리실리콘으로 된 블록(32, 32A)과 FG 폴리 층(14)이 영향받지 않아서 각 메모리 셀 쌍에 대한 제 2 트렌치(35) 쌍과 그 하부에 노출된 FG 폴리 층(14)이 남게 된다. 각각의 에칭 공정 동안에, 하부층은 에칭 정지부 역할을 하고, PR 마스크는 교번 중간 영역(33)에서의 어떠한 에칭도 방지한다. 그 결과의 구조는 도 7e에 나타난다.
다음에, 에칭 마스크 PR이 스트립된다. 다음에, 질화물 스페이서(36)가 제 2 트렌치(35)의 측벽을 구성하는 폴리 블록(32, 32A)의 표면을 따라 형성된다. 질화물 스페이서(36)의 형성은 구조의 노출된 표면 상에 질화물로 된 얇은 층을 증착시킴으로써 구현되며, 이어서 질화물층이 제 2 트렌치(35) 중심에서 FG 폴리 층(14)을 더 이상 덮지 않을 때까지 공지된 반응성 이온 에칭(RIE)과 같은 이방성 에칭 공정이 수행된다. 이 결과의 구조는 도 7f에 예시된다.
다음 단계는 노출된 폴리실리콘 표면(즉, 제 2 트렌치(35) 내의 폴리실리콘 층(14) 및 폴리실리콘 블록(32, 32A))을 산화시키는 산화 공정으로, 도 7g에 예시된 바와 같이 폴리실리콘 층(14) 상에 산화물층(38)을 형성하고 폴리실리콘 블록(32, 32A) 상에 다른 산화물층(40)을 형성하게 된다. 이 산화 단계에서는 산화물층(38)이 FG 측면 산화물 벽(28)과 결합하는 측면 에지가 렌즈 형상으로 형성되어, 폴리실리콘 층(14)에 인접하여 위쪽에 배치된 절연층을 형성하고, 제 2 트렌치(35) 내에 위치된 폴리실리콘 층(14)의 각 측면 에지에서 위쪽으로 돌출한 첨예한 에지(42)를 형성한다. 첨예한 에지(42)와 층(28/38)에 의해 형성된 절연층의 두께로 그 전체에 걸쳐서 전하의 파울러 노드하임 터널링을 허용한다. 도시되지는 않았지만, 선택적 폴리 에칭 공정이 산화물층(38)의 형성 전에 수행될 수 있다. 이와 같이 임의로 최적화된 이방성 폴리 에칭 공정으로 폴리 층(14) 상부면의 일부를 에칭하여 제거하지만, 첨예한 에지(42)의 형성을 시작할 때 도움을 주는 폴리 블록(32)에 인접한 영역의 상부면에 테이퍼 형상으로 남게 된다.
다음에, 질화물 스페이서(36)가 바람직하게는 습식 에칭 공정(또는, 다른 등방성 에칭 공정)을 이용하여 스트립된다. 다음에, WL 얇은 폴리실리콘 스페이서(44)가 도 7h에 예시된 바와 같이 부가된다. WL 얇은 폴리 스페이서(44)는 먼저 폴리실리콘으로 된 얇은 층을 증착하여 형성되며, 이어서 이방성 에칭 공정(예컨대, RIE)이 수행되어 WL 얇은 폴리 스페이서(44)를 제외한 폴리실리콘으로 된 얇은 층 모두를 제거한다. 폴리 블록(32) 및 WL 얇은 폴리 스페이서(44)의 절반은 대응하는 첨예한 에지(42)에 대면하는 노치를 가진 제어 게이트(후술됨)를 형성하지만, FG 산화물 측벽(28) 및 산화물층(38)에 의해서 형성된 절연층에 의해서 절연된다. 다음에, 산화물 증착과 같은 절연 증착 단계가 수행되어, 제 2 트렌치(35)에 산화물로 된 블록(90)을 충진하고, 구조 상에 두꺼운 산화물층(91)을 충진한다. 그 결과의 구조는 도 7h에 나타낸다.
제 2 트렌치(35)(산화물층(91)) 외부로 증착된 과잉 산화물은 바람직하게는 CMP 에칭 백 공정으로 산화물층(26a) 및 산화물층(40)의 대부분을 에칭하여 제거해서, 질화물층(24a) 및 산화물층(40)과 같은 높이로 산화물 블록(90)의 상부가 남게 된다(도 7i). 다음에, 산화물 에칭 백 단계가 이용되어 폴리 블록(32) 상부의 산화물층(40)을 제거하고, 산화물 블록(90)의 상부를 제거한다. 그 구조는 도 7j에 나타낸다.
폴리실리콘 포토 레지스트 에칭 마스크 PR이 도 7k에 예시된 바와 같이 각 메모리 셀 쌍에 대한 중앙 폴리 블록(32A) 및 상기 중앙 폴리 블록(32A)에 바로 인접한 폴리 스페이서(44)만을 노출시킨 채 구조 상에 배치된다. 다음에, 폴리 에칭 공정이 이용되어 중앙 폴리 블록(32A) 및 인접 폴리 스페이서(44)를 제거함으로써, 절연층(12)까지 아래로 뻗는 트렌치(92)를 형성한다. 다음에, 적절한 이온 주입이 구조의 전체 표면에 걸쳐서 이루어진다. 이온이 트렌치(92) 내의 제 1 이산화 실리콘층(12)을 침투하기에 충분한 에너지를 가지면, 기판(10)에 제 1 영역(50)(즉,제 2 단자)을 형성하게 된다. 다른 모든 영역에서는, 이온이 에칭 마스크 또는 산화물층에 의해서 흡수되기 때문에, 여기에서는 이온의 영향을 받지 않는다. 그 결과의 구조는 도 7k에 예시된다.
다음에, 에칭 마스크 PR이 스트립되고, 절연 스페이서(94)가 트렌치(92)의 측벽 상에 형성된다. 바람직하게, 절연 스페이서(94)는 구조 상에 얇은 산화물층을 증착함으로써 형성된 산화물 스페이서이고, 이방성 산화물 에칭을 수행하여 스페이서(94)와 산화물 블록(90)의 상부를 제외한 증착된 산화물층을 제거함과 함께 트렌치(92) 하부의 산화물층(12)을 제거하여 기판을 노출시킨다. 다음에, 폴리실리콘 증착 단계가 수행되어, 트렌치(92)에 산화물 블록(90)의 상부 및 폴리 블록(32) 위까지 뻗는 폴리실리콘으로 된 블록(96)을 충진한다. 폴리실리콘은 인-시투 방법 또는 통상적인 주입 방법 중 하나를 통해 적절하게 도핑된다. 트렌치(92) 외부로 증착된 과잉 폴리실리콘은 바람직하게는 CMP 에칭 백 공정으로 에칭되어 제거되어서, 질화물층(24a)의 상부면과 같은 높이로 폴리실리콘 블록(96, 32)의 상부가 남게 된다. 그 결과의 구조는 도 7l에 예시된다. 다음에, 폴리 에칭 백 공정이 수행되어 폴리 블록(32, 96) 및 폴리 스페이서(44)의 상부를 제거한다. 산화물 블록(90) 및 산화물 스페이서(94)는 도 7m에 예시된 바와 같이 폴리 블록(32/96) 및 폴리 스페이서(44)의 상부면 위로 뻗어서 남게 된다.
다음에, 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브덴과 같은 금속을 구조 상에 증착함으로써 금속화된 폴리실리콘(폴리사이드)로 된 층(100)이 폴리 블록(32, 96)의 상부에 형성된다. 이 구조는 어닐링되어 열화 금속이 폴리블록(32/96)의 노출된 상부로 흘러서 침투하도록 하여 행 방향의 전도성을 촉진시키는 폴리사이드 영역(100)을 형성한다. 잔류 구조 상에 증착된 금속은 금속 에칭 공정에 의해 제거된다. 다음에, 질화물로 된 두꺼운 층(102)이 도 7n에 예시된 바와 같이 구조 상에 증착된다. CMP와 같은 질화물 에칭 백 공정이 수행되어, 산화물층(22a)의 상부로부터 질화물층(24a, 102)을 제거해서 질화물층(102)의 잔류 상부면이 산화물층(22a)의 상부면과 매칭되도록 한다. 그 결과의 구조는 도 7o에 예시된다.
이방성 산화물 에칭 공정이 이용되어, 미러 셀 세트들중 한쪽으로부터 산화물층(22a)의 잔여 노출된 부분을 제거함으로써 에칭 정지부로서 역할하는 (폴리 블록(32) 외부의) 폴리실리콘 층(14)을 노출시킨다. 이어서, 폴리 에칭 공정이 수행되어 폴리 블록(32) 쌍 외부의 폴리실리콘 층(14)의 잔여 노출된 부분을 제거한다. 이어서, 선택적 산화물 에칭 공정이 이용되어 폴리 블록(32) 쌍 외부의 산화물층(12)의 잔여 노출된 부분을 제거한다. 그 결과의 구조는 도 7p에 나타낸다.
메모리 셀을 완성하기 위하여, 질화물 측벽 스페이서(58)가 먼저 열산화 또는 CVD에 의해 산화물층(104)을 형성함으로써 폴리 블록(32)에 인접하여 형성되어, 폴리 블록(32)을 덮어 밀봉시킨다. 다음에, 질화물층이 구조 상에 증착되고, 이방성 질화물 에칭이 수행되어 스페이서(58)를 제외한 모든 질화물을 제거한다. 얇은 산화물 에칭이 수행되어 얇은 산화물층(104)의 소정의 노출된 부분을 제거한다. 그 결과의 구조는 도 7q에 나타난다.
다음에, 이온 주입(예컨대, N+)이 이용되어, 제 1 영역(50)을 형성하는 방법과 마찬가지로 기판 내에 제 2 영역(60)(즉, 제 1 단자)을 형성한다. 다음에, 금속화된 실리콘(살리사이드) 층(62)이 구조 상에 금속을 증착함으로써 측벽 스페이서(58)에 인접한 기판(10)의 상부에 형성된다. 이 구조는 어닐링되어 열화 금속이 기판(10)의 노출된 상부로 흘러서 침투하도록 하여 살리사이드 영역(62)을 형성한다. 잔류 구조 상에 증착된 금속은 금속 에칭 공정에 의해서 제거된다. 기판 상의 살리사이드 영역(62)은 스페이서(58)에 의해 제 2 영역(60)과 자기 정렬된다. 그 결과의 구조는 도 7r에 나타낸다.
BPSG(67)와 같은 페시베이션이 이용되어 전체 구조를 덮는다. 마스킹 단계가 수행되어 살리사이드 영역(62) 상에 에칭 영역을 정의한다. BPSG(67)는 마스크된 영역에 선택적으로 에칭되어, 메모리 셀 쌍 세트들 사이에 형성된 살리사이드 영역(62)보다 폭이 넓고 그 위에 이상적으로 중심이 맞춰진 접촉 개구부를 생성한다. 질화물층(102)은 상기 에칭 공정으로부터 폴리 블록(32) 및 폴리사이드 층(100)을 보호하는 역할을 한다. 다음에, 접촉 개구부가 금속 증착 및 평탄화 에칭 백에 의해서 전도성 금속(63)이 충진되고, 이로서 메모리 셀 쌍의 인접 세트의 질화물 스페이서(58) 사이의 전체 영역에 층착된 금속을 충진하여 질화물 스페이서(58)에 의해 살리사이드 영역(62)과 자기 정렬된 접촉 전도체(63)(즉, 자기 정렬된 접촉 구조, 즉 SAC)를 형성한다. 살리사이드 층(62)은 전도체(63)와 제 2 영역(60) 간에 전도를 촉진시킨다. 비트선(64)은 BPSG(67) 상에 금속 마스킹을 하여 부가되어서, 메모리 셀의 열에 있는 모든 전도체(63)를 함께 접속한다. 최종적인 메모리 셀 구조는 도 7s에 예시된다.
자기 정렬 접촉 구조(SAC)은 메모리 셀 쌍의 인접 세트들 사이의 최소 공간 요건에 관한 중요한 제한을 제거한다. 특히, 도 7s는 살리사이드 영역(62) 상에 완전하게 중심이 맞춰진 접촉 영역(즉, 전도체(63))을 예시하고 있지만, 이상적으로 살리사이드 영역(62)과 관련하여 소정의 바람직하지 않은 수평 이동 없이 접촉 개구부를 형성하는데 어려움이 있다. 수평 이동이 스페이서(58) 간의 공간에 접축부(63)가 충진되는 것을 방지할 수 있을 정도로 충분히 크다면 오접속이 발생하게 된다. 도 2l에 예시된 실시예에서 이용되는 것과 같은 비자기 정렬된 접촉 구조에서는, BPSG 형성 전에 구조 상에 어떠한 질화물로 된 보호층도 없고, 접촉부(63)가 폴리 층(65) 및 폴리 블록(32) 상으로 이동하여 형성된다면, 전기적 단락이 발생하게 된다. 비자기 정렬된 접촉 구조에서의 전기적 단락을 방지하기 위하여, 접촉 개구부는 질화물 스페이서(58)로부터 충분히 떨어져서, 접촉 영역에서의 최대로 가능한 이동으로도 이들이 질화물 스페이서(58)까지 또는 그 이상으로 뻗지 않도록 한다. 이것은 물론 미러 셀 쌍의 인접 세트 사이에 충분한 허용 거리를 제공하기 위해 도 2l에 나타낸 실시예에서의 스페이서(58)간의 최대 거리에 대한 제한을 한다.
도 7s의 실시예에서 사용된 SAC는 BPSG 아래의 재료의 보호층(질화물층(102))을 이용함으로써 상기 제한을 제거할 수 있다. 이 보호층으로, 접촉 개구부는 충분한 폭으로 BPSG에 형성되어, 형성 중에 접촉 개구부의 큰 수평 이동이 있더라도 접촉 개구부를 살리사이드 영역(62)과 중첩시킬 수 있다.질화물층(102)은 서로 어떠한 단락도 없이 접촉부(63)의 일부가 폴리 블록(32) 또는 폴리사이드 층(100) 상에 형성되도록 할 수 있다. 넓은 접촉 개구부는 접촉부(63)가 스페이서(58) 사이의 매우 좁은 공간을 완전하게 충진하여 실리사이드 영역(62)과 양호한 전기적 접촉을 이루도록 보장한다. 따라서, 스페이서(58)간의 전기적 접촉 영역의 폭은 최소화되어, 전체 셀 치수의 크기 축소화를 할 수 있다. SAC이 본 출원에서 예시된 방법들의 어느 것에도 이용될 수 있음에 유의하여야 한다.
도 7s에 나타낸 바와 같이, 제 1 및 제 2 영역(50/60)은 각 셀에 대한 소스 및 드레인을 형성한다(당업자라면 소스와 드레인이 동작 중에 스위칭될 수 있음을 알 수 있음). 각 셀에 대한 채널 영역(66)은 소스와 드레인(50/60) 사이에 있는 기판 내의 일부분이다. 폴리 블록(32) 및 폴리 스페이서(44)는 제어 게이트를 구성하고, 폴리 층(14)은 플로팅 게이트를 구성한다. 제어 게이트(32/44)는 제 2 영역(60)의 에지와 정렬된 한 측면을 가지며 채널 영역(66)의 일부 상에 증착된다. 노치(68)는 부분적으로 플로팅 게이트(14)(플로팅 게이트(14)의 첨예한 에지(42)는 노치(68)를 향해 뻗어 있음)까지 뻗어 있는 제어 게이트의 코너에 형성된다. 플로팅 게이트(14)는 채널 영역(66)의 일부 상에 있으며, 그 한 단부가 제어 게이트(32/44)에 의해 부분적으로 중첩되고 그 다른 단부가 제 1 영역(50)과 부분적으로 중첩된다. 도 7s에 예시된 바와 같이, 본 발명의 공정으로 서로 대칭되는 메모리 셀 쌍을 형성한다. 대칭되는 메모리 셀의 각 쌍은 산화물층(104)와 질화물 스페이서(58)에 의해서 대치된 메모리 셀의 인접 쌍들로부터 절연된다.
본 실시예는 플로팅 게이트 길이가 아직 포토리소그래피 단계에 의해 정의되는 점에 특징이 있으며, 플로팅 게이트 폴리는 마스크 개구부에 노출되는 플로팅 게이트 폴리 대신에 에칭 마스크에 의해서 보호된다. WL 마스크는 워드선, 플로팅 게이트 및 소스 치수를 동시에 정의한다. 더불어, 본 실시예는 제 2 영역(60)와 자기 정렬된 고유의 살리사이드 영역(62)과 전도체(63)를 정렬시키도록 자기 정렬된 접촉 구조를 이용한다. 따라서, 메모리 셀 내의 모든 필수 구성요소, 즉 플로팅 게이트, 제 1 소스 영역, 워드선(제어 게이트) 및 접촉 전도체는 모두 함께 자기 정렬된다. 또한, 본 실시예는 본 명세서에서 설명된 모든 실시예에서와 같은 제어 게이트, 즉 플로팅 게이트를 향하여 대면하는 평탄한 측벽부를 가진 제어 게이트를 더 형성한다. 제어 게이트 측벽은 폴리 스페이서(44)를 접착시키기 위한 평탄면부를 제공하여 제어 게이트의 연속적인 완전한 연장부를 형성함으로써, 전체적으로 제어 게이트가 모두 플로팅 게이트에 인접하며 부분적으로 그 위에 있게 된다. 본 실시예는 제 2 영역(60)을 향하여 대면하는 평탄한 측벽부를 가진 제어 게이트를 더 형성하여 절연 측벽 스페이서(58)의 형성 및 접착을 촉진시킨다.
본 발명이 본 명세서에 상술되어 예시된 실시예에 한정되지 않고, 첨부된 청구범위의 범주 내에서 임의의 모든 변형을 포함할 수 있음을 이해하여야 한다. 예컨대, 이전의 방법들이 메모리 셀을 형성하기 위해 이용된 전도성 재료로서 적절하게 도핑된 폴리실리콘을 이용하는 것으로 설명하였지만, 당업자가 임의의 적절한전도성 재료를 이용할 수 있음은 자명하다. 더불어, 임의의 적절한 절연체가 이산화 실리콘 또는 실리콘 질화물 대신에 이용될 수도 있다. 또한, 에칭 속성이 이산화 실리콘(또는, 소정의 절연체) 및 폴리실리콘(또는, 소정의 전도체)와 다른 임의의 적절한 재료가 실리콘 질화물 대신에 이용될 수도 있다. 또한, 청구범위로부터 명백한 바와 같이, 모든 방법의 단계들이 예시되거나 청구된 정확한 순서대로 수행될 필요는 없으며, 본 발명의 메모리 셀을 적절히 형성하는 다른 순서로 수행될 수도 있다. 예컨대, 폴리 층(14)이 폴리 블록(32)에 인접하여 형성되기 전에, 제 1 트렌치(30)와 폴리 블록(32)이 이후에 에칭될 그 측벽과 함께 형성될 수도 있다. 결국, 상술된 실시예의 각종 양태가 소망하는 메모리 셀 구조를 형성하기 위해 조합될 수 있다.
Claims (26)
- 전기적으로 프로그래밍 가능하고 소거 가능한 메모리 장치들의 어레이에 있어서,제 1 전도형의 반도체 재료의 기판과;서로 실질적으로 평행하고 제 1 방향으로 뻗어 있는, 상기 기판에 형성된 이격된 분리 영역들로서, 각각의 쌍의 인접 분리 영역들 사이에 활성 영역을 가진 상기 분리 영역들을 구비하며,상기 활성 영역들의 각각은 상기 제 1 방향으로 뻗은 복수의 메모리 셀을 포함하고,상기 메모리 셀들의 각각은,제 2 전도형을 가진, 상기 기판에 형성된 제 1 및 제 2 이격 단자들로서, 이 이격 단자들 사이에서 상기 기판에 형성된 채널 영역을 가진 상기 제 1 및 제 2 이격 단자와;상기 기판 상에 설치되며, 상기 채널 영역 상에 포함되는 제 1 절연층과;상기 제 1 절연층 상에 설치되며, 상기 채널 영역의 일부분 상에 그리고 상기 제 2 단자의 일부분 상에 뻗어 있는 전기 전도성의 플로팅 게이트와;상기 플로팅 게이트 상에 인접하여 설치되며, 전하들의 파울러 노드하임 터널링을 허용하는 두께를 가진 제 2 절연층과;제 1 부분과 제 2 부분을 가진 전기 전도성의 제어 게이트로서, 상기 제 1 부분은 실질적으로 평탄한 측벽부를 가지고 있고 상기 플로팅 게이트에 인접 위치되어 상기 플로팅 게이트로부터 절연되어 있으며, 상기 제 2 부분은 실질적으로 평탄한 측벽부에 접속되며 상기 플로팅 게이트 상에 설치되어 상기 플로팅 게이트로부터 절연된 스페이서인, 상기 제어 게이트를 포함하는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 제어 게이트들의 각각은 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 인접 분리 영역들에 걸쳐서 뻗어 있으며 인접 활성 영역들에서 상기 제어 게이트들에 전기 접속된, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 제어 게이트들의 각각에 대해, 상기 제 1 부분은 실질적으로 직사각형의 형상인, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 제어 게이트는 상기 제 1 부분과 제 2 부분 사이의 접속부에 노치(notch)를 형성하는, 메모리 장치들의 어레이.
- 반도체 기판에 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법으로서, 각각의 메모리 셀은 플로팅 게이트, 제 1 단자, 상기 제 1 단자와의 사이에 채널 영역을 가진 제 2 단자, 및 제어 게이트를 가진, 상기 자기 정렬 방법에 있어서,a) 서로 실질적으로 평행하고 제 1 방향으로 뻗어 있는 복수의 이격된 분리 영역들을 상기 기판 상에 형성하는 단계로서, 상기 분리 영역들은 각각의 쌍의 인접 분리 영역들 사이에 활성 영역을 가지며, 상기 활성 영역들의 각각은 상기 반도체 기판 상의 제 1 절연 재료층 및 상기 제 1 절연 재료층 상의 제 1 전도성 재료층을 포함하는, 상기 분리 영역 형성 단계와;b) 서로 실질적으로 평행하고 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 뻗어 있는 복수의 이격된 제 1 트렌치들을 상기 분리 영역들 및 활성 영역들에 걸쳐서 형성하는 단계로서, 상기 제 1 트렌치들의 각각은 상기 활성 영역들의 각각에서 상기 제 1 전도성 재료층을 노출시키는, 상기 제 1 트렌치 형성 단계와;c) 상기 제 1 전도성 재료층에 인접하여 그 제 1 전도성 재료층 상에 설치되는 제 2 절연 재료층을 상기 활성 영역들의 각각에 형성하는 단계와;d) 실질적으로 평탄한 측벽부를 각각 가진 제 2 전도성 재료의 블록들을 형성하기 위해 상기 제 1 트렌치들의 각각에 제 2 전도성 재료를 충진하는 단계로서, 상기 활성 영역들의 각각에 대해, 상기 블록들의 각각은 상기 제 2 절연 재료층에 인접하여 상기 기판으로부터 절연된, 상기 충진 단계와;e) 상기 제 2 방향을 따라 실질적으로 평탄한 측벽부들의 각각에 바로 인접하고 상기 측벽부들에 연속되는 전도성 재료의 측벽 스페이서를 형성하는 단계로서, 각각의 활성 영역에 대해, 각각의 스페이서가 상기 제 2 절연 재료층 및 상기 제 1 전도성 재료층 상에 설치되는, 상기 측벽 스페이서 형성 단계와;f) 상기 기판에 복수의 제 1 단자들을 형성하는 단계로서, 상기 활성 영역들의 각각에서 상기 제 1 단자들의 각각은 상기 블록들 중 하나의 블록에 인접한, 상기 제 1 단자 형성 단계와;g) 상기 기판에 복수의 제 2 단자들을 형성하는 단계로서, 상기 활성 영역들의 각각에서 상기 제 2 단자들의 각각은 상기 제 1 단자들로부터 이격되어 상기 제 1 전도성 재료층의 아래에 있는, 상기 제 2 단자 형성 단계를 포함하는 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 2 절연 재료층 형성 단계는 각각의 활성 영역에서 상기 제 1 전도성 재료층의 상부 및 측면부를 산화하는 단계를 포함하는, 자기 정렬 방법.
- 제 5 항에 있어서,h) 서로 실질적으로 평행하고 제 2 방향으로 뻗어 있는 복수의 이격된 제 2 트렌치들을 상기 분리 영역들 및 활성 영역들에 걸쳐서 형성하는 단계로서, 상기 제 2 트렌치들의 각각은 상기 블록들의 선택된 쌍들 사이에 형성되며 또한 상기 제 2 단자를 노출시키기 위해 상기 제 1 전도성 재료층 및 제 2 절연 재료층을 통해 뻗어 있는, 상기 제 2 트렌치 형성 단계와;i) 상기 제 2 트렌치들의 측벽들을 따라 제 3 절연 재료층을 형성하는 단계와;j) 상기 제 2 트렌치들의 각각에, 상기 제 3 절연 재료층에 의해 상기 제 1 전도층으로부터 절연된 전도성 재료를 충진하는 단계를 더 포함하는 자기 정렬 방법.
- 제 7 항에 있어서,상기 제 3 절연 재료층 형성 단계는 상기 제 2 트렌치들에 대면하는 상기 제 1 전도성 재료층의 단부들을 산화하는 단계를 포함하는, 자기 정렬 방법.
- 제 7 항에 있어서,상기 제 3 절연 재료층 형성 단계는 상기 제 2 트렌치들 각각의 측벽들을 따라 절연 재료의 한 쌍의 내측벽 스페이서를 형성하는 단계를 포함하는, 자기 정렬 방법.
- 제 7 항에 있어서,상기 제 3 절연 재료층 형성 단계는,상기 제 2 트렌치들과 대면하는 상기 제 1 전도성 재료층의 단부들을 산화하는 단계와;상기 제 2 트렌치들 각각의 측벽들을 따라 절연 재료의 한 쌍의 내측벽 스페이서를 형성하는 단계를 포함하는, 자기 정렬 방법.
- 제 5 항에 있어서,각각의 상기 블록 및 이 블록에 연속하여 형성된 대응 스페이서가 상기 블록과 스페이서 사이의 접속부에 노치를 가진 제어 게이트를 형성하는, 자기 정렬 방법.
- 제 5 항에 있어서,제 2 전도성 재료의 블록들 각각에 금속화된 실리콘층을 형성하는 단계를 더 포함하는 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 1 트렌치 형성 단계는,상기 제 1 전도성 재료층 상에 적어도 하나의 재료층을 형성하는 단계와;상기 제 1 트렌치들의 상부들을 형성하기 위해 상기 적어도 하나의 재료층을 통해 선택적으로 에칭하는 단계와;상기 제 1 트렌치들 각각의 측벽 상에 한 쌍의 측벽 스페이서를 형성하는 단계와;상기 제 1 트렌치들의 하부들을 형성하기 위해, 상기 제 1 트렌치들 각각의 한 쌍의 측벽 스페이서들 사이에서 상기 제 1 전도성 재료층을 통해 에칭하는 단계를 포함하며,상기 제 1 트렌치들의 하부들은 상기 제 1 트렌치들의 상부들의 폭보다 작은폭을 가진, 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 2 절연 재료층의 적어도 일부분은 상기 제 1 트렌치들의 전체 측벽들을 따라 절연 재료층을 형성함으로써 형성되는, 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 2 절연 재료층의 적어도 일부분은 상기 제 1 전도성 재료층의 상부면 상에 절연 재료층을 형성함으로써 형성되는, 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 1 트렌치 형성 단계는 상기 활성 영역들과 분리 영역들에 걸쳐서 상기 제 1 트렌치들의 선택된 쌍들 사이에 중간 트렌치들을 형성하는 단계를 포함하며, 상기 중간 트렌치들은 서로 실질적으로 평행하고 상기 제 2 방향으로 뻗어 있고,상기 제 1 트렌치 충진 단계는 상기 중간 트렌치들에 상기 제 2 전도성 재료의 블록들을 형성하기 위해 상기 중간 트렌치들에 상기 제 2 전도성 재료를 충진하는 단계를 포함하는, 자기 정렬 방법.
- 제 16 항에 있어서,상기 제 2 전도성 재료의 블록들 각각에 금속화된 실리콘층을 형성하는 단계를 더 포함하는 자기 정렬 방법.
- 제 16 항에 있어서,h) 서로 실질적으로 평행하고 상기 제 2 방향으로 뻗어 있는 복수의 이격된 제 2 트렌치들을 상기 분리 영역들 및 활성 영역들에 걸쳐서 형성하는 단계로서, 상기 제 2 트렌치들은 상기 중간 트렌치들에서 상기 제 2 전도성 재료를 제거하고 상기 제 2 단자의 노출을 위해 상기 제 1 전도성 재료층 및 제 1 절연 재료층을 통해 상기 중간 트렌치들을 뻗도록 함으로써 형성되는, 상기 제 2 트렌치 형성 단계와;i) 상기 제 2 트렌치들의 측벽들을 따라 제 3 절연 재료층을 형성하는 단계와;j) 상기 제 2 트렌치들의 각각에, 상기 제 3 절연 재료층에 의해 상기 제 1 전도층으로부터 절연된 전도성 재료를 충진하는 단계를 더 포함하는 자기 정렬 방법.
- 제 5 항에 있어서,상기 전도성 재료의 블록들 각각의 측벽을 따라 절연 재료의 제 2 측벽 스페이서를 형성하는 단계와;상기 제 2 측벽 스페이서들 중 하나에 바로 인접한 상기 제 1 단자들의 각각에 금속화된 실리콘층을 형성하는 단계를 더 포함하며,상기 금속화된 실리콘층들의 각각은 상기 제 2 측벽 스페이서들 중 하나에 자기 정렬된, 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 2 전도성 재료의 블록들 각각에 금속화된 실리콘층을 형성하는 단계를 더 포함하며,상기 제 1 트렌치들 각각에 대해, 상기 제 1 트렌치의 측벽은 상기 금속화된 실리콘의 에지를 상기 제 2 전도성 재료의 블록의 에지에 정렬시키는, 자기 정렬 방법.
- 제 5 항에 있어서,상기 금속화된 실리콘층 상에 제 3 절연 재료층을 형성하는 단계를 더 포함하며,상기 제 1 트렌치들의 각각에 대해, 상기 제 1 트렌치의 측벽은 상기 제 3 절연 재료층의 에지를 상기 제 2 전도성 재료의 블록의 에지에 정렬시키는, 자기 정렬 방법.
- 제 19 항에 있어서,각각의 상기 금속화된 실리콘층 상에 그리고 상기 실리콘층에 자기 정렬된상기 제 2 측벽 스페이서에 대해 위에 전도성 재료를 형성하는 단계를 더 포함하는 자기 정렬 방법.
- 제 19 항에 있어서,상기 제 2 측벽 스페이서들의 각각을 형성하는 단계는 상기 제 2 측벽 스페이서와 상기 전도성 재료의 블록의 측벽 사이에 절연 재료층을 형성하는 단계를 포함하는, 자기 정렬 방법.
- 제 5 항에 있어서,상기 전도성 재료의 블록들 각각의 측벽을 따라 절연 재료의 제 2 측벽 스페이서를 형성하는 단계로서, 이에 의해 상기 제 2 측벽 스페이서들의 쌍들이 실질적으로 이들 사이에서 상기 제 1 단자들 중 하나에 인접하지만 서로 이격된, 상기 측벽 스페이서 형성 단계와;상기 하나의 제 1 단자에 대응하는 한 쌍의 제 2 측벽 스페이스들 사이에서 상기 제 1 단자들 중 각각의 제 1 단자 상에 금속화된 실리콘층을 형성하는 단계로서, 이에 의해 상기 금속화된 실리콘층이 상기 제 2 측벽 스페이서들의 대응 쌍에 의해 상기 하나의 제 1 단자에 자기 정렬되는, 상기 실리콘층 형성 단계와;상기 활성 영역들 상에 페시베이션 재료 층을 형성하는 단계와;상기 페시베이션 재료를 통해 접촉 개구부들을 형성하는 단계로서, 상기 접촉 개구부들의 각각에 대해, 상기 접촉 개구부는 상기 실리콘층들 중 하나의 금속화된 실리콘층쪽으로 아래로 뻗어 있으며 그 금속화된 실리콘 층을 노출시키고, 상기 접촉 개구부는 대응 쌍의 제 2 측벽 스페이서들에 의해 한정되는 하부를 가지며, 상기 접촉 개구부는 상기 대응 쌍의 제 2 측벽 스페이서들 사이의 공간보다 넓은 상부를 가진, 상기 접촉 개구부 형성 단계와;상기 접촉 개구부들의 각각에 전도성 재료를 충진하는 단계를 더 포함하는 자기 정렬 방법.
- 제 5 항에 있어서,상기 제 1 트렌치들 각각과 상기 제 2 전도성 재료의 블록들 각각은 실질적으로 직사각형 형상을 가진, 자기 정렬 방법.
- 반도체 기판에 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법으로서, 각각의 메모리 셀은 플로팅 게이트, 제 1 단자, 상기 제 1 단자와의 사이에 채널 영역을 가진 제 2 단자, 및 제어 게이트를 가지고 있는, 상기 자기 정렬 방법에 있어서,a) 서로 실질적으로 평행하고 제 1 방향으로 뻗어 있는 복수의 이격된 분리 영역들을 상기 기판 상에 형성하는 단계로서, 상기 분리 영역들은 인접 분리 영역들 사이에 활성 영역을 가지고 있는, 상기 분리 영역 형성 단계와;b) 서로 실질적으로 평행하고 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 뻗어 있는 복수의 이격된 제 1 트렌치들을 분리 영역들 및 활성 영역들에걸쳐서 형성하고, 상기 제 1 트렌치들에 인접하여 제 1 절연 재료층 상에 설치된 제 1 전도성 재료층을 상기 활성 영역들의 각각에 형성하는 단계와;c) 상기 제 1 전도성 재료층에 인접하여 상기 제 1 전도성 재료층 상에 설치된 제 2 절연 재료층을 상기 활성 영역들의 각각에 형성하는 단계와;d) 실질적으로 평탄한 측벽부를 각각 가진 상기 제 2 전도성 재료의 블록들을 형성하기 위해 상기 제 1 트렌치들 각각에 제 2 전도성 재료를 충진하는 단계로서, 상기 활성 영역들의 각각에 대해, 상기 블록들의 각각은 상기 제 2 절연 재료층에 인접하여 상기 기판으로부터 절연된, 상기 충진 단계와;e) 상기 제 2 방향을 따라 실질적으로 평탄한 측벽부들의 각각에 바로 인접하여 상기 측벽부들의 각각에 연속되는 전도성 재료의 측벽 스페이서를 형성하는 단계로서, 각각의 활성 영역에 대해 각각의 스페이서가 상기 제 2 절연 재료층 및 상기 제 1 전도성 재료층 상에 설치된, 상기 측벽 스페이서 형성 단계와;f) 상기 기판에 복수의 제 1 단자들을 형성하는 단계로서, 상기 활성 영역들 각각에서 상기 제 1 단자들의 각각은 상기 블록들중 하나의 블록에 인접한, 상기 제 1 단자 형성 단계와;g) 상기 기판에 복수의 제 2 단자들을 형성하는 단계로서, 상기 활성 영역들의 각각에서 상기 제 2 단자들의 각각은 상기 제 1 단자들로부터 이격되고 상기 제 1 전도성 재료층의 아래에 있는, 상기 제 2 단자 형성 단계를 포함하는 자기 정렬 방법.
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