JPH08213486A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 選択ゲート絶縁膜と浮遊ゲート上絶縁膜の膜
厚を自由に調整することができるスプリットゲート型半
導体記憶装置の製造方法を提供する。 【構成】 素子分離２が形成された半導体基板１上に、
浮遊ゲート電極４を形成し、その上に、第２シリコン酸
化膜７、第２多結晶シリコン膜を堆積する。次に、第２
多結晶シリコン膜をドライエッチングにより除去しなが
ら、浮遊ゲート電極４上の第２シリコン酸化膜７を露出
させる。その後、浮遊ゲート−素子分離間の第２多結晶
シリコン膜をドライエッチングにより除去していくと、
浮遊ゲート電極４上の第２シリコン酸化膜７の上に第３
シリコン酸化膜９が成長する。その後、ドライエッチン
グ終了後に、浮遊ゲート電極４上と浮遊ゲート電極−素
子分離間にまたがる制御ゲート電極１０を形成する。こ
の工程により、選択ゲート絶縁膜と浮遊ゲート上絶縁膜
との膜厚が自由に調整可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スプリットゲート構造
を有する半導体記憶装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、不揮発性メモリであるＥＥＰＲＯ
Ｍにおいて、過消去による誤読み出しを防止するため
に、メモリセルのトランジスタの制御ゲート電極を選択
トランジスタの選択ゲート電極としても機能させるよう
に共用したスプリットゲート型ＥＥＰＲＯＭがよく知ら
れている。ここで、スプリットゲート型ＥＥＰＲＯＭの
選択トランジスタの選択ゲート絶縁膜の膜厚はトランジ
スタの駆動能力との関係で決定され、メモリセルのトラ
ンジスタの浮遊ゲート上絶縁膜の膜厚は浮遊ゲート電極
と制御ゲート電極とのカップリング容量との関係で決定
されるため、それぞれ異なる膜厚にする必要がある。そ
こで、その形成方法として、選択ゲート絶縁膜の下地と
なるシリコン基板と、浮遊ゲート上絶縁膜の下地となる
浮遊ゲート電極を構成する多結晶シリコン膜との熱処理
による酸化膜成長速度の相違を利用する方法が知られて
いる。

【０００３】以下に、従来例について図３（ａ）〜
（ｄ）を参照しながら説明する。図３（ａ）〜（ｄ）
は、従来のスプリットゲート型ＥＥＰＲＯＭの製造工程
における構造の変化を示す断面図である。

【０００４】まず、図３（ａ）に示すように、半導体基
板１０１の表面付近の領域を複数の活性領域に区画する
素子分離１０２をＣＶＤ酸化膜を用いて形成し、この基
板の全面上に熱酸化によりシリコン酸化膜１０３ａを形
成した後、さらに多結晶シリコン膜１０４ａを堆積す
る。次に、図３（ｂ）に示すように、レジスト膜で構成
される浮遊ゲート電極形成用マスク１０５を用いて、公
知の異方性ドライエッチングにより、上記シリコン酸化
膜１０３ａ及び多結晶シリコン膜１０４ａをパターニン
グして、浮遊ゲート電極１０４及びゲート絶縁膜１０３
を形成する。次に、図３（ｃ）に示すように、浮遊ゲー
ト電極形成用マスク１０５を除去した後、基板の全面に
酸化処理を施し、シリコン基板１０１の表面上にはシリ
コン酸化膜で構成される選択ゲート絶縁膜１０７を成長
させ、浮遊ゲート電極１０４の表面上には、シリコン酸
化膜で構成されるが上記選択ゲート絶縁膜１０７とは異
なる膜厚を有する浮遊ゲート上絶縁膜１０８を成長させ
た後、選択ゲート絶縁膜１０７と浮遊ゲート上絶縁膜１
０８との上に多結晶シリコン膜１０９ａを堆積する。そ
して、図３（ｄ）に示すように、レジストマスク１１０
を用いて、公知の異方性ドライエッチングにより、多結
晶シリコン膜１０９ａをパターニングし、制御ゲート電
極１０９を形成する。

【０００５】すなわち、選択ゲート絶縁膜１０７の下地
となるシリコン基板１０１と浮遊ゲート上絶縁膜１０８
の下地となる多結晶シリコン膜の熱処理による酸化膜成
長速度の相違を利用して、選択ゲート絶縁膜１０７と浮
遊ゲート上絶縁膜１０８の膜厚を異ならせ、これにより
選択ゲート絶縁膜１０７と浮遊ゲート上絶縁膜１０８と
で耐圧を変えるようにしている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
従来の方法では、従来の方法では選択ゲート絶縁膜１０
７の膜厚と浮遊ゲート上絶縁膜１０８の膜厚とが互いに
一定の比で関連付けられるので、両者の膜厚を個別に変
更することが困難である。このため、浮遊ゲート電極−
制御ゲート電極のカップリング容量を自由に調整するこ
とが困難である。すなわち、本来、スプリットゲート型
ＥＥＰＲＯＭの選択トランジスタの駆動能力と、メモリ
セルのトランジスタの浮遊ゲート電極−制御ゲート電極
のカップリング容量とを最適化することが困難であると
いう問題があった。

【０００７】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、選択ゲート絶縁膜と浮遊ゲート上絶
縁膜との膜厚差を容易に変えることができ、浮遊ゲート
絶縁膜と選択ゲート絶縁膜とのカップリング容量を容易
に制御できる半導体記憶装置の製造方法を提供すること
にある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に請求項１の発明の講じた手段は、半導体記憶装置の製
造方法として、半導体基板の一部に、素子分離絶縁膜に
よって分離された活性領域を形成する工程と、上記活性
領域の半導体基板上にゲート絶縁膜を介して浮遊ゲート
電極を形成する工程と、上記浮遊ゲート電極を形成した
後に、上記浮遊ゲート電極の表面上を含む基板の全面上
に第１の絶縁膜を形成する工程と、上記第１の絶縁膜の
表面上に第１の導電膜を形成する工程と、上記第１の導
電膜と第１の絶縁膜とでエッチング選択比の高いドライ
エッチングを行って、上記浮遊ゲート電極の上方におけ
る第１の導電膜が除去されて第１の絶縁膜が露出した後
は、残存する浮遊ゲート電極−素子分離間の第１の導電
膜のドライエッチングを続行すると同時に露出した第１
の絶縁膜上に第２の絶縁膜を堆積する工程と、上記ドラ
イエッチング工程の後に、全面に第２の導電膜を堆積し
た後、パターニングして浮遊ゲート電極の上方と浮遊ゲ
ート電極−素子分離間のシリコン基板の上方との間に跨
る制御ゲート電極を形成する工程とを設ける方法であ
る。

【０００９】請求項２の発明の講じた手段は、請求項１
記載の半導体記憶装置の製造方法において、上記第１の
導電膜を堆積する工程では、第１の導電膜の膜厚を、上
記浮遊ゲート電極と素子分離との間隙の幅の２分の１以
上とする方法である。

【００１０】請求項３の発明の講じた手段は、請求項１
又は２記載の半導体記憶装置の製造方法において、上記
ドライエッチングを行う工程では、浮遊ゲート電極上の
第１の絶縁膜及び第２の絶縁膜の合計膜厚が所定厚みに
なるまでドライエッチングを行い、上記制御ゲート電極
を形成する工程では、第１の導電膜のドライエッチング
工程で残存した部分とその上の第２の導電膜とを同時に
パターニングする方法である。

【００１１】請求項４の発明の講じた手段は、請求項１
又は２記載の半導体記憶装置の製造方法において、上記
ドライエッチングを行う工程では、第１の導電膜をすべ
て除去するまでドライエッチングを行い、上記制御ゲー
ト電極を形成する工程では、第２の導電膜のみをパター
ニングする方法である。

【００１２】請求項５の発明の講じた手段は、請求項
１，２，３又は４記載の半導体記憶装置の製造方法にお
いて、上記第１の導電膜を多結晶シリコン膜，非結晶シ
リコン膜のうちの一方とし、上記第１の絶縁膜及び第２
の絶縁膜をいずれもシリコン酸化膜とする方法である。

【００１３】請求項６の発明の講じた手段は、請求項５
記載の半導体記憶装置の製造方法において、上記ドライ
エッチング工程では、ハロゲン化水素ガス，ハロゲンガ
スのうち少なくとも一方を含むガスを使用する方法であ
る。

【００１４】

【作用】以上の製造方法により、請求項１の発明では、
第１の導電膜が浮遊ゲート電極−素子分離間に埋め込ま
れた状態で、第１の導電膜を除去するためのドライエッ
チングが行われる。このエッチング中に、浮遊ゲート電
極上の第１の絶縁膜が露出すると、その後、まだ残存す
る浮遊ゲート電極−素子分離間の第１導電膜のドライエ
ッチングを続行することで、浮遊ゲート電極上の第１の
絶縁膜の上にさらに第２の絶縁膜が堆積し、両者の合計
が浮遊ゲート上絶縁膜となる。

【００１５】この第２の絶縁膜が堆積する詳細なメカニ
ズムは明かではないが、以下のように推定される。例え
ばＨＢｒガスを用いた平行平板型ＲＩＥ装置等によるシ
リコン酸化膜やシリコン窒化膜を除去するドライエッチ
ングプロセスにおいて、多結晶シリコン膜や非結晶シリ
コン膜や他の金属膜等の上では、Ｂｒプラズマと金属や
Ｓｉが反応してＳｉ−Ｂｒ等が生じ、エッチングが進行
する。一方、絶縁膜上では、ある条件下（比較的高圧、
低電力）で、Ｓｉ−Ｏ結合エネルギーが強いために反応
は起こらず、前述のＳｉ−Ｂｒ等が絶縁膜上に吸着，堆
積する。そして、エッチング終了後、大気中の水分と反
応して、ＢｒとＯが置換され、Ｓｉや金属の酸化膜にな
ると考えられる。

【００１６】このように、第１の絶縁膜が露出した部分
にのみ、第２の絶縁膜が堆積するので、選択ゲート形成
領域である浮遊ゲート電極−素子分離間の絶縁膜（選択
ゲート絶縁膜）と浮遊ゲート上絶縁膜との膜厚に差が生
じる。すなわち、ドライエッチングガスの選択比を変更
したり、ドライエッチング時間を変えることなどによ
り、各絶縁膜の膜厚差を自由に調整することが可能とな
り、選択トランジスタの駆動電圧と、メモリセルにおけ
る制御ゲート電極−浮遊ゲート電極間のカップリング容
量とが最適となるように各絶縁膜の膜厚の調整が可能と
なる。

【００１７】請求項２の発明では、浮遊ゲート電極−素
子分離間の半導体基板上の第１の導電膜の上端面と、浮
遊ゲート電極上の第１の導電膜の上端面とがほぼ同じ位
置になるよう第１の導電膜が堆積され、第１の導電膜全
体がほぼ平坦化される。したがって、浮遊ゲート電極−
素子分離間における第１の導電膜の厚みは、浮遊ゲート
上方における第１の導電膜の厚みよりも浮遊ゲート電極
の厚み以上確実に厚くなる。従って、ドライエッチング
により、浮遊ゲート上絶縁膜と、選択ゲート絶縁膜との
膜厚差の調整可能な範囲が拡大する。

【００１８】請求項３又は４の発明では、選択ゲート絶
縁膜となる第１絶縁膜の膜厚は一定のままで、浮遊ゲー
ト電極と制御ゲート電極とのカップリング容量が調整さ
れるので、浮遊ゲート上絶縁膜の膜厚と選択ゲート絶縁
膜の膜厚との差の調整が容易となる。

【００１９】請求項５又は６の発明では、第１の絶縁膜
の上に第１の導電膜が分解されてなるシリコン化合物が
付着し、このシリコン化合物が酸化されてシリコン酸化
膜が成長する。すなわち、第１の導電膜のドライエッチ
ングによって、請求項１の作用で述べたハロゲン化シリ
コン等のシリコン化合物が生じ、エッチングが進行する
一方、第１の絶縁膜上ではシリコン化合物が水分と反応
してなるシリコン酸化膜が成長する。

【００２０】

【実施例】以下、本発明の一実施例について、図１
（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を参照しながら
説明する。これらの各図は、実施例に係る半導体記憶装
置の製造工程における構造の変化を示す断面図である。

【００２１】まず、図１（ａ）に示すように、半導体基
板１の表面付近の領域を複数の活性領域に区画する高さ
３００ｎｍの素子分離２をＣＶＤ酸化膜で形成した後、
基板の全面上に２５ｎｍ程度の厚みの第１シリコン酸化
膜３ａを公知の熱酸化法により形成し、さらに、４００
ｎｍ程度の厚みの第１多結晶シリコン膜４ａを公知の減
圧ＣＶＤ法により堆積する。

【００２２】次に、図１（ｂ）に示すように、フォトレ
ジスト等による浮遊ゲート電極形成用マスク５を形成
し、異方性ドライエッチング例えば平行平板によるドラ
イエッチング技術により、ＨＣｌ：２０ｓｃｃｍ、ＨＢ
ｒ：６０ｓｃｃｍ、Ｏ2 ：１ｓｃｃｍの流量比を有する
ガスを用いて、ガス圧２７Ｐａ、高周波電力３５０Ｗの
条件下で、上記第１多結晶シリコン膜４ａ及び第１シリ
コン酸化膜３ａをパターニングし、浮遊ゲート電極４及
びゲート酸化膜３を形成する。

【００２３】次に、図１（ｃ）に示すように、上記フォ
トマスク５を公知の酸素プラズマアッシング法等により
除去した後、３０ｎｍ程度の厚みの第２シリコン酸化膜
７（第１の絶縁膜）を公知の減圧ＣＶＤ法により堆積
し、浮遊ゲート電極４の上方における厚みが３００ｎｍ
程度の第２多結晶シリコン膜８（第１の導電膜）を公知
の減圧ＣＶＤ法により堆積し、第２多結晶シリコン膜８
を素子分離−浮遊ゲート電極間に埋め込む。本実施例で
は、素子分離２で囲まれる活性領域の幅を５００ｎｍ、
第２多結晶シリコン膜８の膜厚を３００ｎｍとしたが、
第２多結晶シリコン膜８の膜厚が浮遊ゲート電極−素子
分離間の幅の１／２以上であれば、浮遊ゲート電極４の
上方と浮遊ゲート電極−素子分離間とで第２多結晶シリ
コン膜８の上端がほぼ平坦になるように埋め込むことは
容易である。

【００２４】次に、図１（ｄ）に示すように、異方性ド
ライエッチングにより、第２多結晶シリコン膜８の全面
を浮遊ゲート電極４上の第２シリコン酸化膜７が露出す
るまでエッチバックする。本実施例では、平行平板型Ｒ
ＩＥ装置を用いたドライエッチング技術でＨＣｌ：２０
ｓｃｃｍ、ＨＢｒ：６０ｓｃｃｍ、Ｏ2 ：１ｓｃｃｍの
流量比を有するガスを用いて、ガス圧２７Ｐａ、高周波
電力３５０Ｗ、熱酸化膜に対するエッチングの選択比３
０対１の条件下で、第２多結晶シリコン膜８の厚み３０
０ｎｍ相当分を除去した。

【００２５】次に、図２（ａ）に示すように、浮遊ゲー
ト４と素子分離２との間に残存する第２多結晶シリコン
膜８を、異方性ドライエッチングにより、エッチング条
件を切り換えながら除去した。本実施例では、例えば平
行平板型ＲＩＥ装置を用いたドライエッチング技術でＨ
Ｃｌ：１０ｓｃｃｍ、ＨＢｒ：７０ｓｃｃｍ、Ｏ2 ：２
ｓｃｃｍガスを用いて、ガス圧２７Ｐａ、高周波電力３
５０Ｗ、熱酸化膜に対するエッチングの選択比７０対１
の条件下で、厚み６００ｎｍ相当分除去した。この２段
階目のエッチングにより、制御ゲート電極の下地となる
浮遊ゲート電極４上の第２シリコン酸化膜７が露出され
ると同時に、浮遊ゲート電極４上の第２シリコン酸化膜
７が露出している部分に６ｎｍ程度の厚みの第３シリコ
ン酸化膜９（第２の絶縁膜）が堆積される。この第３シ
リコン酸化膜９と第２シリコン酸化膜７とにより浮遊ゲ
ート上絶縁膜１２が構成される。

【００２６】本実施例では、熱酸化膜に対するエッチン
グ選択比３０：１を有するガスと、エッチング選択比７
０：１を有するガスとを用いた２段階のエッチングを開
示したが、当初からエッチング選択比７０：１を有する
ガスを用いてもよい。ただし、このような２段エッチン
グを行うことにより、第２多結晶シリコン膜８の段差部
に残渣が生じるのが有効に防止される。

【００２７】また、本実施例では、ドライエッチングを
行って第２多結晶シリコン膜８をすべて除去するように
しているが、浮遊ゲート電極４上の第２シリコン酸化膜
７及び第３シリコン酸化膜９の合計膜厚（つまり浮遊ゲ
ート上絶縁膜１２の膜厚）が所定値になる時点でドライ
エッチングを終了するようにしてもよい。その場合、堆
積するシリコン酸化膜の膜厚を自由にコントロールする
ことができ、かつ浮遊ゲート４−素子分離２間に第２多
結晶シリコン膜８が残った状態となっても、後述の制御
ゲート電極の形成に不都合をきたすこともほとんどな
い。

【００２８】次に、図２（ｂ）に示すように、２５０ｎ
ｍ程度の厚みの第３多結晶シリコン膜１０ａ（第２の導
電膜）を公知の減圧ＣＶＤ法により堆積し、フォトレジ
スト等の制御ゲート電極形成用マスク１１を形成する。

【００２９】次に、図２（ｃ）に示すように、異方性ド
ライエッチング例えば平行平板ＲＩＥ装置によるドライ
エッチング技術でＨＣｌ：２０ｓｃｃｍ、ＨＢｒ：６０
ｓｃｃｍ、Ｏ2 ：１ｓｃｃｍの流量比を有するガスを用
いて、ガス圧２７Ｐａ、高周波電力３５０Ｗの条件下
で、上記第３多結晶シリコン膜１０ａを除去し、制御ゲ
ート電極１０を形成する。図２（ｃ）に示す状態で、浮
遊ゲート電極４上では、第３シリコン酸化膜９と第２シ
リコン酸化膜７とにより浮遊ゲート上絶縁膜１２が構成
される一方、選択ゲート形成領域となる浮遊ゲート電極
−素子分離間では、第２シリコン酸化膜７単独で選択ゲ
ート絶縁膜が構成される。

【００３０】なお、第３多結晶シリコン膜１０ａを堆積
する前に、第３シリコン酸化膜９の膜質を向上させるた
めに、熱処理を行なってもよいことは言うまでもない。

【００３１】以上の工程を概略的に述べると、本実施例
では、選択ゲート形成領域となる浮遊ゲート電極−素子
分離間に第２多結晶シリコン膜８を埋め込み、第２多結
晶シリコン膜８をドライエッチングしながら、浮遊ゲー
ト電極４上の第２シリコン酸化膜７を露出させる。その
とき、第２多結晶シリコン膜８が、浮遊ゲート電極−素
子分離間では浮遊ゲート電極４上よりも、浮遊ゲート電
極４の厚み以上（正確には浮遊ゲート電極４の厚みとゲ
ート酸化膜３の厚みとの合計分）厚いのを利用して、残
存する浮遊ゲート電極−素子分離間に埋め込まれた第２
多結晶シリコン膜８のドライエッチングを続行しなが
ら、浮遊ゲート電極４上の第２シリコン酸化膜７の上に
第３シリコン酸化膜９を成長させる。したがって、第２
シリコン酸化膜７と第３シリコン酸化膜９とで構成され
る浮遊ゲート上絶縁膜１２の膜厚は、第２シリコン絶縁
膜７単独で構成される選択ゲート絶縁膜よりも厚くな
る。この両者の厚みは、ドライエッチングを行う時間，
エッチングガスの選択比，浮遊ゲート電極４の高さ等に
よって、互いに無関係に調整することができる。すなわ
ち、選択ゲート絶縁膜の膜厚は一定としておき、浮遊ゲ
ート電極４と制御ゲート電極１０のカップリング容量を
自由に調整することができる。

【００３２】

【発明の効果】以上の説明から明かなように、請求項１
の発明によれば、スプリットゲート型半導体記憶装置に
おいて、選択トランジスタの駆動電圧とメモリセルとの
カップリング容量とが最適となるように浮遊ゲート上絶
縁膜と選択ゲート絶縁膜との膜厚を調整することができ
る。

【００３３】請求項２の発明によれば、浮遊ゲート上絶
縁膜と選択ゲート絶縁膜との膜厚との差の調整可能な範
囲の拡大を図ることができる。

【００３４】請求項３又は４の発明によれば、選択ゲー
ト絶縁膜の膜厚を変えることなく浮遊ゲート電極のカッ
プリング容量を自由に調整することができ、浮遊ゲート
絶縁膜の膜厚と選択ゲート絶縁膜の膜厚との差の調整の
容易化を図ることができる。

【００３５】請求項５又は６の発明によれば、ドライエ
ッチング工程において、第１の絶縁膜上にシリコン化合
物が水分と反応してなるシリコン酸化膜からなる第２絶
縁膜を容易に堆積することができる。

【図面の簡単な説明】

【図１】実施例におけるスプリットゲート型ＥＥＰＲＯ
Ｍの製造工程のうち第２多結晶シリコン膜のドライエッ
チング工程の前半までの工程における構造の変化を示す
断面図である。

【図２】実施例におけるスプリットゲート型ＥＥＰＲＯ
Ｍの製造工程のうち第２多結晶シリコン膜のドライエッ
チング工程の後半からの工程における構造の変化を示す
断面図である。

【図３】従来のスプリットゲート型ＥＥＰＲＯＭの製造
工程における構造の変化を示す断面図である。

【符号の説明】

１ 半導体基板 ２ 素子分離 ３ａ 第１シリコン酸化膜 ３ ゲート酸化膜 ４ａ 第１多結晶シリコン膜 ４ 浮遊ゲート電極 ５ 浮遊ゲート電極形成用マスク ７ 第２シリコン酸化膜（第１の絶縁膜） ８ 第２多結晶シリコン膜（第１の導電膜） ９ 第３シリコン酸化膜（第２の絶縁膜） １０ａ 第３多結晶シリコン膜（第２の導電膜） １０ 制御ゲート電極 １１ 制御ゲート電極形成用マスク

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｇ ３０１ Ｐ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一部に、素子分離絶縁膜に
   よって分離された活性領域を形成する工程と、 上記活性領域の半導体基板上にゲート絶縁膜を介して浮
   遊ゲート電極を形成する工程と、 上記浮遊ゲート電極を形成した後に、上記浮遊ゲート電
   極の表面上を含む基板の全面上に第１の絶縁膜を形成す
   る工程と、 上記第１の絶縁膜の表面上に第１の導電膜を形成する工
   程と、 上記第１の導電膜と第１の絶縁膜とでエッチング選択比
   の高いドライエッチングを行って、上記浮遊ゲート電極
   の上方における第１の導電膜が除去されて第１の絶縁膜
   が露出した後は、残存する浮遊ゲート電極−素子分離間
   の第１の導電膜のドライエッチングを続行すると同時に
   露出した第１の絶縁膜上に第２の絶縁膜を堆積する工程
   と、 上記ドライエッチング工程の後に、全面に第２の導電膜
   を堆積した後、パターニングして浮遊ゲート電極の上方
   と浮遊ゲート電極−素子分離間のシリコン基板の上方と
   の間に跨る制御ゲート電極を形成する工程とを備えたこ
   とを特徴とする半導体記憶装置の製造方法。
2. 【請求項２】 請求項１記載の半導体記憶装置の製造方
   法において、 上記第１の導電膜を堆積する工程では、第１の導電膜の
   膜厚を、上記浮遊ゲート電極と素子分離との間隙の幅の
   ２分の１以上とすることを特徴とする半導体記憶装置の
   製造方法。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置の
   製造方法において、 上記ドライエッチングを行う工程では、浮遊ゲート電極
   上の第１の絶縁膜及び第２の絶縁膜の合計膜厚が所定厚
   みになるまでドライエッチングを行い、 上記制御ゲート電極を形成する工程では、第１の導電膜
   のドライエッチング工程で残存した部分とその上の第２
   の導電膜とを同時にパターニングすることを特徴とする
   半導体記憶装置の製造方法。
4. 【請求項４】 請求項１又は２記載の半導体記憶装置の
   製造方法において、 上記ドライエッチングを行う工程では、第１の導電膜を
   すべて除去するまでドライエッチングを行い、 上記制御ゲート電極を形成する工程では、第２の導電膜
   のみをパターニングすることを特徴とする半導体記憶装
   置の製造方法。
5. 【請求項５】 請求項１，２，３又は４記載の半導体記
   憶装置の製造方法において、 上記第１の導電膜は多結晶シリコン膜，非結晶シリコン
   膜のうちの一方であり、 上記第１の絶縁膜及び第２の絶縁膜はいずれもシリコン
   酸化膜であることを特徴とする半導体記憶装置の製造方
   法。
6. 【請求項６】 請求項５記載の半導体記憶装置の製造方
   法において、 上記ドライエッチング工程では、ハロゲン化水素ガス，
   ハロゲンガスのうち少なくとも一方を含むガスを使用す
   ることを特徴とする半導体記憶装置の製造方法。