JPH0244750A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体集積回路装置の製造方法に係わり、
特に素子分離領域の形成に関するものである。

（従来の技術） 半導体集積回路装置の素子分離に関しては、たトエハ、
セミコンダクタ・’７−ルド＋　Ｓｅｍ１ｃｏｎｄｕｃ
ｔ１！ｒＷｏｒｌｄ　Ｖｏｌ　　Ｂ、　１９８４．　　
Ｐ　７０〜１０　Ｂに示されており、また古くはＰＮ接
合分離法によってしまたカベ、素子が微細化され、集積
度が増大するにつれ、酸化膜分離法（いわゆるアイソプ
レーナ）に移行していった。

しかし、近年素子の微細化はさらに進み、高集積化のた
めには、さらに分離領域の面積を縮小する必要が生じて
いる。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエツチング
（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ　　以下
、Ｒ，１，Ｅと呼ぶ）が実用化され、この技術を用し）
酸化膜分離法に代わる種々の素子分離法が提案されてい
る。

これまでに提案された分離技術のなかで、特に注目を集
め、実用化が進められている技術として、トレンチ分離
法があげられる。

以下、従来のトレンチ分離法の基本工程のうち、特に溝
形成工程について、第２図の工程断面図にしたがって説
明する。

まず、第２図（Ａ）に示すように、シリコン基板２０１
上に熱酸化法あるいはＣＶＤ法により、シリコン酸化膜
２０３を形成する。

次に、第２図（Ｂ）に示すように、シリコン酸化膜２０
３上にフォトレジスト２０７を塗布してパターン化し、
公知のフォトリソグラフィ技術を用いてフォトレジスト
２０７をマスクとして、素子分離領域となるべき領域に
開口部２０８を設ける。

次に、第２図（ｃ）　に示すように、フォトレジスト２
０７を取り除いたのち、シリコン酸化膜２０３をマスク
としてＲ，１，Ｈによりシリコン基Ｆｉ２０１をほぼ垂
直にエツチングし、溝２０９を形成する。

トレンチ分離法の基本工程としては、これ以降、溝２０
９の内壁にシリコン酸化膜を形成し、分離領域と素子形
成領域とを絶縁し、多結晶シリコン層で溝内部を埋め戻
し、エツチングして表面を平坦化したのち、多結晶シリ
コン層の表面をシリコン酸化膜に変換し、素子形成領域
のシリコン酸化膜を除去する工程が実施される。

以上説明したように、トレンチ分離法はＲ，１，Ｈによ
り溝２０９をほぼ垂直に形成・し、溝２０９内壁のシリ
コン酸化膜が比較的薄いため、分離領域の幅は公知のフ
ォトリソグラフィ技術によって規定される幅にほぼ等し
くなる。

したがって、酸化膜分離法に比較して、より微細な分Ｍ
領域の形成を可能にする。

さらに、溝２０９の深さは任意に決定できるため、素子
分離以外にも容量を縦方向に形成するトレンチキャパシ
タへの応用や、ＣＭＯ３素子での寄生バイポーラトラン
ジスタによるランチアンプ防止対策への応用も考えられ
、実用化が進められている。

（発明が解決しようとする課題） しかしながら、上記のトレンチ分離法では、溝形成時に
行うＲ，Ｉｌ、において、エツチング深さをシリコン基
板全体でバラツキのないように制御することが困難であ
った。

このようにウェハ内で溝の深さが異なると、それ以降の
多結晶シリコンによる溝の埋め戻し、およびエツチング
を行った場合、平坦化が損われ、金属配線の品質および
歩留りの低下を招くばかりでなく、フォトレジストなど
の残留物が溜まり、素子形成の際の汚染源になり、素子
特性を劣化させるという問題点が発生していた。

さらに、ウェハ内で溝の深さが異なること自体、ウェハ
内の耐圧およびリーク電流などの特性値の分布が大きく
なり、信頼性に欠けるという問題点も発生していたに の発明は前記従来技術が持っている問題点のうち、溝形
成に用いられるＲ、ｌＥ技術に発生するトレンチ溝のウ
ェハ内のエツチング深さのバラツキの抑制が困難である
という問題点と、金属配線の品質、歩留りの低下ならび
に素子特性の劣化を招、来し、信頼性に欠ける点につい
て解決した半導体集積回路装置の製造方法を提供するも
のである。

（課題を解決するための手段） この発明の半導体集積回路装置の製造方法は、半導体基
体の一主表面上に酸素をイオン注入によって導入してこ
の半導体基体内に埋込み酸化膜を形成し、表面に残った
単結晶シリコン層上にエピタキシャル成長を行う工程と
、エピタキシャル層の表面にシリコン酸化膜を形成後フ
ォトリソグラフィ技術によって素子分離領域のシリコン
酸化膜を除去する工程と、素子分離領域のエピタキシャ
ル層と単結晶シリコン層を埋込み酸化膜の存在する位置
まで異方性エツチングを行う工程とを導入したものであ
る。

（作　用） この発明によれば、半導体集積回路装置の製造方法にお
いて、以上のような工程を導入したので、半導体基体の
一生表面に酸素を導入して、エツチングストッパとして
の埋込み酸化膜を形成した上で、単結晶シリコン層を介
してエピタキシャル層を成長させ、このエピタキシャル
層の上面にシリコン酸化膜を形成してパターン化し、シ
リコン酸化膜をマスクとして異方性エツチングを行って
溝を形成する際に、埋込み酸化膜がエツチングストッパ
として作用し、必要な溝をウェハ内で深さのバラツキな
く発生させる。

（実施例） 以下、この発明の一実施例を図面に基づき説明する。第
１図（Ａ）〜（Ｅ）は素子分離領域の形成方法の工程断
面図である。

まず、第１図（Ａ）に示すように、半導体基体としての
シリコン基板１０１の全面に高濃度の酸素１０２をイオ
ン注入することによって、シリコン基板１０１内に導入
する。

このときの条件としては、たとえば、加速電圧１５０Ｋ
ｅＶ、ドースＩ　１．２　Ｘ　１０　”ｃｍ−”で注入
した場合、深さ０．３８−の地点を中心に第１図（Ｂ）
に示すように、０．２−の厚さの埋込み酸化膜１０３が
形成される。

さらに、窒素雰囲気で１１５０°Ｃ，２時間のアニール
処理によって埋込み酸化Ｍ２Ｏ３上の単結晶半導体層と
しての単結晶シリコン層１０４の結晶性を回復させる。

次に、第１図（ｃ）に示すように、基板表面全体にエピ
タキシャル成長を行う、これによって、単結晶シリコン
層１０４上に単結晶半導体層としてのエピタキシャル層
１０５が形成される。

この後、第１図（Ｄ）に示すように、エピタキシャル層
１０５の表面に熱酸化法あるいはＣＶＤ法によってシリ
コン酸化膜１０６を形成し、このシリコン酸化膜１０６
上にフォトレジスト１０７を塗布したのち、公知のフォ
トリソグラフィ技術を用いてフォトレジスト１０７をパ
ターン化したのち、このフォトレジスト１０７をマスク
として、素子分離領域となるべき領域にシリコン酸化膜
１０６の開口部１０８を設ける。このとき、シリコン酸
化Ｍ！１０６は異方性エツチングにより、側壁がおおむ
ね垂直となろうようにする。

さらに、第１図（Ｅ）に示すように、フォトレジスト１
０７を取り除いたのち、シリコン酸化膜１０６をマスク
として、エピタキシャル層１０５および単結晶シリコン
層１０４に対して異方性エツチングを行い、埋込み酸化
膜１０３が露出するまでこのエツチングを行い、溝１０
９を形成する。

これ以降は通常のトレンチ分離法にしたがって、溝内壁
にシリコン酸化膜を形成して、素子形成領域と分離領域
とを絶縁し、多結晶シリコン層で溝１０９を埋め戻し、
エッチバックを行い、表面を平坦化したのち、多結晶シ
リコン層の表面をシリコン酸化膜に変換し、素子形成領
域表面のシリコン酸化膜を除去する工程へと進む。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、シリコン基板上に酸素をイオン注入によって導入す
ることで埋込み酸化膜を形成し、アニール処理で表面の
単結晶シリコンの結晶性を回復させたのち、表面全体に
エピタキシャル層を成長させ、このエピタキシャル層上
にシリコン酸化膜を形成し、素子分離領域上のシリコン
酸化膜を除去して、下層のエピタキシャル層および単結
晶シリコン層を埋込み酸化膜まで異方性エツチングして
トレンチ溝を形成するようにしたので、単結晶シリコン
層とシリコン酸化膜との間のエツチング選択比は比較的
容易に制御できるため、埋込み酸化膜をエツチング停止
材料として有効に利用することができ、エピタキシャル
層および単結晶シリコン層の異方性エツチングにおいて
、任意の深さの溝形成が可能となり、ウェハ内で均一な
トレンチ溝を再現性よく得ることが可能である。

これにともない、のちの工程で多結晶シリコンを埋め戻
し、エッチバックを行った際に表面の平坦化が制御しや
すくなり、素子特性に関しても一定の性能のものが再現
性よく得られる。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｅ）はこの発明の半導体集
積回路装置の製造方法の工程断面図、第２図（Ａ）ない
し第２図（ｃ）は従来の半導体集積回路装置の製造方法
の工程断面図である。 １０１′・・・シリコン基板、１０３・・・埋込み酸化
膜、１０４・・・単結晶シリコン層、１０５・・・エピ
タキシャル層、１０６・・・シリコン酸化膜、１０７・
・・フォトレジスト、 ８・・・開口部、 ９・・・溝。

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基体の一主表面上に酸素をイオン注入によ
   ってこの半導体基体内部に導入して埋込み酸化膜を形成
   する工程と、 （ｂ）上記埋込み酸化膜上に単結晶半導体層の結晶性を
   熱処理によって回復させたのちにエピタキシャル層を成
   長させる工程と、 （ｃ）上記エピタキシャル層上に酸化膜を形成して側壁
   がほぼ垂直となるようにパターン化する工程と、 （ｄ）上記パターン化された酸化膜をマスクとして上記
   エピタキシャル層および上記単結晶半導体層を異方性エ
   ッチングして側壁がおおむね垂直となる溝を形成する工
   程と、 よりなる半導体集積回路装置の製造方法。