JPH02156552A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02156552A JPH02156552A JP63311143A JP31114388A JPH02156552A JP H02156552 A JPH02156552 A JP H02156552A JP 63311143 A JP63311143 A JP 63311143A JP 31114388 A JP31114388 A JP 31114388A JP H02156552 A JPH02156552 A JP H02156552A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン半導体装置及びその製造方法に関し、
特に素子間の絶縁分離溝及びその製造方法に関する。
特に素子間の絶縁分離溝及びその製造方法に関する。
従来、この種の溝分離は、第3図(c)に示すように溝
内部を多結晶シリコン膜6bで埋設し多結晶シリコン膜
6b上を酸化しシリコン酸化膜9の絶縁膜を形成するか
、第4図(c)に示すように溝内部をボロンリン珪酸ガ
ラス膜8などの絶縁膜で埋設していた。
内部を多結晶シリコン膜6bで埋設し多結晶シリコン膜
6b上を酸化しシリコン酸化膜9の絶縁膜を形成するか
、第4図(c)に示すように溝内部をボロンリン珪酸ガ
ラス膜8などの絶縁膜で埋設していた。
第3図(a)〜(c)は従来の多結晶シリコン膜埋設に
よる溝分離形成の製造方法の工程順断面図である。第3
図(a)はシリコン基板1の上表面にシリコン酸化膜、
シリコン窒化膜3を順次形成し写真食刻法により選択的
にシリコン窒化膜、シリコン酸化膜2に開孔部を設け、
次いで開孔部に露出したシリコン基板1を異方性食刻法
により3〜5μm深さの溝を形成し、シリコン窒化膜3
を耐酸化性マスクとして溝内表面に100人の厚さのシ
リコン酸化膜3を形成し、多結晶シリコン膜6を減圧C
VD法により表面がほぼ平坦となるまで成長を行ったと
ころである。次に第3図(b)に示すように多結晶シリ
コン膜6をエッチバックし、多結晶シリコン膜6の表面
をシリコン基板lの表面と一致させる。次に、第3図(
C)に示すように、シリコン窒化膜3をマスクに、多結
晶シリコン膜6bを酸化し、シリコン酸化膜9を形成し
シリコン窒化膜3を除去し溝分離が形成される。
よる溝分離形成の製造方法の工程順断面図である。第3
図(a)はシリコン基板1の上表面にシリコン酸化膜、
シリコン窒化膜3を順次形成し写真食刻法により選択的
にシリコン窒化膜、シリコン酸化膜2に開孔部を設け、
次いで開孔部に露出したシリコン基板1を異方性食刻法
により3〜5μm深さの溝を形成し、シリコン窒化膜3
を耐酸化性マスクとして溝内表面に100人の厚さのシ
リコン酸化膜3を形成し、多結晶シリコン膜6を減圧C
VD法により表面がほぼ平坦となるまで成長を行ったと
ころである。次に第3図(b)に示すように多結晶シリ
コン膜6をエッチバックし、多結晶シリコン膜6の表面
をシリコン基板lの表面と一致させる。次に、第3図(
C)に示すように、シリコン窒化膜3をマスクに、多結
晶シリコン膜6bを酸化し、シリコン酸化膜9を形成し
シリコン窒化膜3を除去し溝分離が形成される。
従来の溝分離の第2の製造方法として第4図(a)〜(
c)がある。第4図(a)は第3図(a)に示したよう
に溝を形成し溝内表面にシリコン酸化膜4を形成し、第
4図(a)に示すシリコン窒化膜3を除去した後、シリ
コン窒化膜5を形成し、ボロン珪酸カラス膜7を溝内部
に埋設したところである。
c)がある。第4図(a)は第3図(a)に示したよう
に溝を形成し溝内表面にシリコン酸化膜4を形成し、第
4図(a)に示すシリコン窒化膜3を除去した後、シリ
コン窒化膜5を形成し、ボロン珪酸カラス膜7を溝内部
に埋設したところである。
次に第4図(b)に示すように、熱処理を施し、ボロン
リン珪酸ガラス膜7bをリフローする。次に、第4図(
C)に示すように、ボロンリン珪酸ガラス[7bをエッ
チバックしシリコン基板1とボロンリン珪酸ガラス膜7
cとの表面を一致させ、次にシリコン酸化膜8を堆積し
分離溝を形成する。
リン珪酸ガラス膜7bをリフローする。次に、第4図(
C)に示すように、ボロンリン珪酸ガラス[7bをエッ
チバックしシリコン基板1とボロンリン珪酸ガラス膜7
cとの表面を一致させ、次にシリコン酸化膜8を堆積し
分離溝を形成する。
上述した従来の溝分離は、溝内部を第3図(c)に示す
ように溝内部を多結晶シリコン膜6bで埋設する構造で
は、絶縁膜埋設より素子間容量が増加し素子の高速化の
障害となる。また、溝形成時に多結晶シリコン膜6bの
表面を酸化するために、素子領域に結晶欠陥を発生させ
、素子特性上問題を生じる。また第3図(c)の矢印で
示す円内のようにシリコン酸化膜9の溝側壁端部におい
て酸化膜9の厚さが減少するために、素子領域に通じる
開孔な設ける際に、開孔部と溝の余裕を縮小すると溝内
の多結晶シリコン膜上にも開孔部が形成され、素子間の
短絡という問題が生じるという欠点がある。次に第4図
(C)に示すようにポロンリン珪酸ガラス膜などの絶縁
膜7cで溝を埋設すると素子領域のシリコンとの熱膨張
係数の差による歪みの問題を生じる。また埋設工程にお
いて第4図(a)に示すようにボロンリン珪酸ガラス膜
中にパす′が発生しりフロー後も溝上部に段差が生じ後
工程でのアルミ残りによる短絡などの問題が生じるとい
う欠点がある。
ように溝内部を多結晶シリコン膜6bで埋設する構造で
は、絶縁膜埋設より素子間容量が増加し素子の高速化の
障害となる。また、溝形成時に多結晶シリコン膜6bの
表面を酸化するために、素子領域に結晶欠陥を発生させ
、素子特性上問題を生じる。また第3図(c)の矢印で
示す円内のようにシリコン酸化膜9の溝側壁端部におい
て酸化膜9の厚さが減少するために、素子領域に通じる
開孔な設ける際に、開孔部と溝の余裕を縮小すると溝内
の多結晶シリコン膜上にも開孔部が形成され、素子間の
短絡という問題が生じるという欠点がある。次に第4図
(C)に示すようにポロンリン珪酸ガラス膜などの絶縁
膜7cで溝を埋設すると素子領域のシリコンとの熱膨張
係数の差による歪みの問題を生じる。また埋設工程にお
いて第4図(a)に示すようにボロンリン珪酸ガラス膜
中にパす′が発生しりフロー後も溝上部に段差が生じ後
工程でのアルミ残りによる短絡などの問題が生じるとい
う欠点がある。
本発明の目的は、溝分離領域に埋設した絶縁膜による結
晶欠陥又は、溝分離形成時に生じる結晶欠陥を低減させ
るとともに、溝形状による短絡などの問題を解決した半
導体装置およびその製造方法を得ることにある。
晶欠陥又は、溝分離形成時に生じる結晶欠陥を低減させ
るとともに、溝形状による短絡などの問題を解決した半
導体装置およびその製造方法を得ることにある。
本発明によれば、半導体基板の一主面上より基板内部に
向う溝を有し、溝の側壁及び底部に絶縁膜を有し、溝の
底部からある深さを残して埋設された多結晶シリコン膜
を有し、この多結晶シリフン膜上の溝にポロンリン珪酸
ガラス膜を有し、ボロンリン珪酸ガラス膜の上部がシリ
コン酸化膜で覆われている構造を有する半導体装置を得
る。
向う溝を有し、溝の側壁及び底部に絶縁膜を有し、溝の
底部からある深さを残して埋設された多結晶シリコン膜
を有し、この多結晶シリフン膜上の溝にポロンリン珪酸
ガラス膜を有し、ボロンリン珪酸ガラス膜の上部がシリ
コン酸化膜で覆われている構造を有する半導体装置を得
る。
また、本発明によれば、シリコン半導体基板の一主面上
より基板内部に向う溝を形成する工程と、溝の内部表面
に絶縁膜を形成する工程と多結晶シリコン膜を堆積し溝
内部を充填する工程と、多結晶シリコン膜をエッチバッ
クし多結晶シリコン膜上に0.3μm以上の深さを残す
工程と、テトラエトキシオルソシリケー) (TE01
)の熱分解による減圧気相成長法によりボロンリン珪酸
ガラス膜を堆積して溝を充填する工程とリフローし平坦
化する工程と、ポロンリン珪酸ガラス膜をエッチバック
し、溝内部にポロンリン珪酸ガラス膜を残す工程と、ポ
ロンリン珪酸ガラス膜上なシリコン酸化膜で覆うことを
有する半導体装置の製造方法を得る。
より基板内部に向う溝を形成する工程と、溝の内部表面
に絶縁膜を形成する工程と多結晶シリコン膜を堆積し溝
内部を充填する工程と、多結晶シリコン膜をエッチバッ
クし多結晶シリコン膜上に0.3μm以上の深さを残す
工程と、テトラエトキシオルソシリケー) (TE01
)の熱分解による減圧気相成長法によりボロンリン珪酸
ガラス膜を堆積して溝を充填する工程とリフローし平坦
化する工程と、ポロンリン珪酸ガラス膜をエッチバック
し、溝内部にポロンリン珪酸ガラス膜を残す工程と、ポ
ロンリン珪酸ガラス膜上なシリコン酸化膜で覆うことを
有する半導体装置の製造方法を得る。
次に、本発明について図面を参照して説明する。
第2図(a)〜(c)及び第1図は本発明の一実施例を
工程順に示した断面図である。第2図(a)はシリコン
半導体基板1上に熱酸化法によりシリコン酸化膜2を1
000人厚に形成し、写真食刻法により選択的にシリコ
ン酸化膜2に開孔部を設け、次いで開孔部に露出したシ
リコン基板1に異方性食刻法により深さ4μmの溝を形
成し、溝内壁を選択的に酸化しシリコン酸化膜4を20
00人厚に形成し、シリコン窒化膜5を1ooo人厚に
減圧式CVD法により堆積し、多結晶シリコン膜を2μ
m厚に堆積したところである。次に、多結晶シリコン膜
6をシリコン基板1表面から深さ0.3〜0,5μmの
潔さまでエッチバックし第2図(b)となる。次に、第
2図(c)に示すように、ボロンリン珪酸ガラス膜7を
2μm厚に堆積し900℃から1000℃の熱処理を施
してボロンリン珪酸ガラス膜9をリフローし、表面を平
坦化する。
工程順に示した断面図である。第2図(a)はシリコン
半導体基板1上に熱酸化法によりシリコン酸化膜2を1
000人厚に形成し、写真食刻法により選択的にシリコ
ン酸化膜2に開孔部を設け、次いで開孔部に露出したシ
リコン基板1に異方性食刻法により深さ4μmの溝を形
成し、溝内壁を選択的に酸化しシリコン酸化膜4を20
00人厚に形成し、シリコン窒化膜5を1ooo人厚に
減圧式CVD法により堆積し、多結晶シリコン膜を2μ
m厚に堆積したところである。次に、多結晶シリコン膜
6をシリコン基板1表面から深さ0.3〜0,5μmの
潔さまでエッチバックし第2図(b)となる。次に、第
2図(c)に示すように、ボロンリン珪酸ガラス膜7を
2μm厚に堆積し900℃から1000℃の熱処理を施
してボロンリン珪酸ガラス膜9をリフローし、表面を平
坦化する。
次に第1図に示すようにボロンリン珪酸ガラス膜7を弗
化水素酸などにより溝が平坦になるように残した後シリ
コン酸化膜8を成長させる。このとき、ボロンリン珪酸
ガラス膜の堆積には、TE01の熱分解による減圧CV
D法を用いることでより平坦な形状を得ることが可能と
なる。また溝内部にシリコン窒化膜5を形成することに
よりボロンリン珪酸ガラス膜69からシリコン基板1へ
のポロン原子あるいはリン原子の拡散を防止するのに有
効である。
化水素酸などにより溝が平坦になるように残した後シリ
コン酸化膜8を成長させる。このとき、ボロンリン珪酸
ガラス膜の堆積には、TE01の熱分解による減圧CV
D法を用いることでより平坦な形状を得ることが可能と
なる。また溝内部にシリコン窒化膜5を形成することに
よりボロンリン珪酸ガラス膜69からシリコン基板1へ
のポロン原子あるいはリン原子の拡散を防止するのに有
効である。
以上説明したように、本発明は溝内部を多結晶シリコン
膜及びボロンリン珪酸ガラス膜で埋設しているために、
熱膨張による結晶歪及び溝内の多結晶シリコン膜表面の
酸化工程が必要ないため、酸化時の堆積増加による歪が
生じないという効果がある。またシリコン基板表面から
溝内の多結晶シリコン膜表面までの深さがシリコン基板
上の絶縁膜厚さよりも充分に深いためシリコン基板1中
に形成した素子へのコンタクト孔を開孔する際のコンタ
クト孔と溝との余裕が最小限に短縮でき、素子の微細化
に有効である。またボロンリン珪酸ガラス膜を埋設する
深さを2μm以内に抑えることによりポロンリン珪酸ガ
ラス膜堆積時に第4図(a)に示すような“′す′°の
発生が無く溝上面の平坦性向上に効果が大きいという効
果がある。
膜及びボロンリン珪酸ガラス膜で埋設しているために、
熱膨張による結晶歪及び溝内の多結晶シリコン膜表面の
酸化工程が必要ないため、酸化時の堆積増加による歪が
生じないという効果がある。またシリコン基板表面から
溝内の多結晶シリコン膜表面までの深さがシリコン基板
上の絶縁膜厚さよりも充分に深いためシリコン基板1中
に形成した素子へのコンタクト孔を開孔する際のコンタ
クト孔と溝との余裕が最小限に短縮でき、素子の微細化
に有効である。またボロンリン珪酸ガラス膜を埋設する
深さを2μm以内に抑えることによりポロンリン珪酸ガ
ラス膜堆積時に第4図(a)に示すような“′す′°の
発生が無く溝上面の平坦性向上に効果が大きいという効
果がある。
第1図は本発明の一実施例による半導体装置の断面図、
第2図(a)〜(c)は本発明の一実施例による製造方
法を工程順に示した断面図、第3図(a)〜(c)及び
第4図(a)〜(c)はそれぞれ従来の半導体装置の各
側を工程順に示した断面図である。 1・・・・・・シリコン基L 2,4,8.9・・・
・・・シリコン酸化膜、3,5・・・・・・シリコン窒
化膜、6・・・・・・多結晶シリコン膜、7・・・・・
・ボロンリン珪酸ガラス膜。 代理人 弁理士 内 原 音 第 Z 閏 宅 づ 口
第2図(a)〜(c)は本発明の一実施例による製造方
法を工程順に示した断面図、第3図(a)〜(c)及び
第4図(a)〜(c)はそれぞれ従来の半導体装置の各
側を工程順に示した断面図である。 1・・・・・・シリコン基L 2,4,8.9・・・
・・・シリコン酸化膜、3,5・・・・・・シリコン窒
化膜、6・・・・・・多結晶シリコン膜、7・・・・・
・ボロンリン珪酸ガラス膜。 代理人 弁理士 内 原 音 第 Z 閏 宅 づ 口
Claims (3)
- (1)半導体基板の一主面上より基板内部に向う溝を有
し、該溝の側壁及び底部に絶縁膜を有し、該溝の底部よ
り少くとも溝の上部の一部を残して埋設した多結晶シリ
コン膜を有し、該多結晶シリコン膜の上部に残った溝に
ボロン・リン珪酸ガラス膜を有し、該ボロン・リン珪酸
ガラス膜がシリコン酸化膜で覆われていることを特徴と
する半導体装置 - (2)半導体基板の一主面上より基板内部に向う溝を形
成する工程と、該溝の側壁に絶縁膜を形成する工程と、
多結晶シリコン膜を前記絶縁膜上に堆積し、前記溝内部
に充填する工程と、前記多結晶シリコン膜をエッチバッ
クして前記溝内に0.3μm以上の深さを残す工程と、
ボロン・リン珪酸ガラス膜を堆積する工程と、前記ボロ
ン・リン珪酸ガラス膜をリフローして平坦化する工程と
、前記ボロン・リン珪酸ガラス膜をエッチバックして溝
内部に前記ボロン・リン珪酸ガラス膜を残す工程と、前
記溝内の露出したボロン・リン珪酸ガラス膜上をシリコ
ン酸化膜で覆う工程とを有することを特徴とする半導体
装置の製造方法 - (3)前記ボロン・リン珪酸ガラス膜をテトラエトキシ
オルソシリケート(TEOS)の熱分解による減圧気相
成長法により堆積させることを特徴とする特許請求の範
囲第2項記載の半導体装置の製造方法
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63311143A JPH0834242B2 (ja) | 1988-12-08 | 1988-12-08 | 半導体装置およびその製造方法 |
US07/448,076 US5099304A (en) | 1988-12-08 | 1989-12-08 | Semiconductor device with insulating isolation groove |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63311143A JPH0834242B2 (ja) | 1988-12-08 | 1988-12-08 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02156552A true JPH02156552A (ja) | 1990-06-15 |
JPH0834242B2 JPH0834242B2 (ja) | 1996-03-29 |
Family
ID=18013631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63311143A Expired - Lifetime JPH0834242B2 (ja) | 1988-12-08 | 1988-12-08 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5099304A (ja) |
JP (1) | JPH0834242B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
KR100518536B1 (ko) * | 2002-08-07 | 2005-10-04 | 삼성전자주식회사 | 반도체 소자의 표면 평탄화 방법과 그에 따라 제조된반도체 소자 |
JP2010516060A (ja) * | 2007-01-09 | 2010-05-13 | マックスパワー・セミコンダクター・インコーポレイテッド | 半導体装置 |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5306940A (en) * | 1990-10-22 | 1994-04-26 | Nec Corporation | Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film |
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