JPS61112343A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61112343A JPS61112343A JP23451784A JP23451784A JPS61112343A JP S61112343 A JPS61112343 A JP S61112343A JP 23451784 A JP23451784 A JP 23451784A JP 23451784 A JP23451784 A JP 23451784A JP S61112343 A JPS61112343 A JP S61112343A
- Authority
- JP
- Japan
- Prior art keywords
- boron
- polysilicon film
- doped polysilicon
- film
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は溝構造を有する半導体装置の製造方法にかかり
、特に溝の埋設表面を簡便な方法にて再現性良く平担に
する事が出来る製造方法に関する。
、特に溝の埋設表面を簡便な方法にて再現性良く平担に
する事が出来る製造方法に関する。
従来、溝分離構造において、溝を埋設した表面を平担に
加工する事は困難であり、また工程的にも複雑で、かつ
再現性に欠ける面があった。この為溝分離部分に凹部が
発生し易く、微細多層配線構造をその上に形成する事の
大きな障害となっていた。即ち、従来例えば溝部分の埋
設をポリシリコンにて行っていたが、ポリシリコン成長
後も表面に凹部が形成され、このままポリシリコンをエ
ッチパックしても依然として凹部は残り、さらに一般的
にはその凹部はエッチパック前よりも激しくなる。この
従来技術の改良としてポリシリコン膜成長後に７オトレ
ジスト膜やポリイミド模の様な有機物嘆を厚く塗布して
表面を平担化し、その後スパッタエッチ等でエツチング
を行うという複雑な工程を経ていた。さらにこの方法に
よっても溝部分表面の平担性はあまり再現性の良いもの
ではなかった。
加工する事は困難であり、また工程的にも複雑で、かつ
再現性に欠ける面があった。この為溝分離部分に凹部が
発生し易く、微細多層配線構造をその上に形成する事の
大きな障害となっていた。即ち、従来例えば溝部分の埋
設をポリシリコンにて行っていたが、ポリシリコン成長
後も表面に凹部が形成され、このままポリシリコンをエ
ッチパックしても依然として凹部は残り、さらに一般的
にはその凹部はエッチパック前よりも激しくなる。この
従来技術の改良としてポリシリコン膜成長後に７オトレ
ジスト膜やポリイミド模の様な有機物嘆を厚く塗布して
表面を平担化し、その後スパッタエッチ等でエツチング
を行うという複雑な工程を経ていた。さらにこの方法に
よっても溝部分表面の平担性はあまり再現性の良いもの
ではなかった。
本発明の目的は簡便でかつ再現性の極めて良い状態にて
溝分離部分表面を平担化する製造方法を提供し、従って
＃細多層配線構造を有する溝分離構造の高速かつ高集積
度の半導体装置が安定して得られる様にする事に６る。
溝分離部分表面を平担化する製造方法を提供し、従って
＃細多層配線構造を有する溝分離構造の高速かつ高集積
度の半導体装置が安定して得られる様にする事に６る。
本発明は高濃度のポロンを含むポリシリコンと、ノンド
ープトポリシリコンとでエツチング速度が極端に変化す
るエツチング液を用いて溝を埋設したポリシリコンの表
面を自己整合的に平担化する事を特徴とする。本発明に
よればポリシリコン膜成長後の表面平担性にかかわらず
かつポリシリコンのエッチパック時間に殆んど依らず常
に自己整合的に平担な埋設表面形状が得られるため極め
て再現性が良い。
ープトポリシリコンとでエツチング速度が極端に変化す
るエツチング液を用いて溝を埋設したポリシリコンの表
面を自己整合的に平担化する事を特徴とする。本発明に
よればポリシリコン膜成長後の表面平担性にかかわらず
かつポリシリコンのエッチパック時間に殆んど依らず常
に自己整合的に平担な埋設表面形状が得られるため極め
て再現性が良い。
次に図面を用いて従来の方法について説明する。
第１図において、シリコン基板１０の主面に選択的に１
μｍ＠で深さ５μｍのほぼ垂直な嘴を異方性ドライエツ
チングにより形成した後シリコン表面に絶縁膜１１を３
００ＯＡ程度の厚さで形成する。この膜は通常シリコン
の熱酸化膜であり、また窒化シリコン膜との積層の場合
もある。この後ノンドープトポリシリコン膜１２を約し
７μｍ程度成長して溝を埋設する。この時ポリシリコン
表面には凹部が形成され、との凹部はポリシリコンの膜
厚をかなり厚くしても依然として残るものである。続い
てｆ４２図に）いて異方性ドライエツチング、等方性ド
ライエツチング或いはウエットエ 、Ｉ＋ッチ
ング等によりポリシリコンを全面エツチングし、溝部分
にだけポリシリコンが残る様にエッチバックを行う。こ
の時残存ポリシリコン表面の形状は第２図にある様に凹
部が残る。
μｍ＠で深さ５μｍのほぼ垂直な嘴を異方性ドライエツ
チングにより形成した後シリコン表面に絶縁膜１１を３
００ＯＡ程度の厚さで形成する。この膜は通常シリコン
の熱酸化膜であり、また窒化シリコン膜との積層の場合
もある。この後ノンドープトポリシリコン膜１２を約し
７μｍ程度成長して溝を埋設する。この時ポリシリコン
表面には凹部が形成され、との凹部はポリシリコンの膜
厚をかなり厚くしても依然として残るものである。続い
てｆ４２図に）いて異方性ドライエツチング、等方性ド
ライエツチング或いはウエットエ 、Ｉ＋ッチ
ング等によりポリシリコンを全面エツチングし、溝部分
にだけポリシリコンが残る様にエッチバックを行う。こ
の時残存ポリシリコン表面の形状は第２図にある様に凹
部が残る。
次に本発明を一実施例に基すいて説明する。
第３図Ａにおいてシリコン基板２０の主面１μｍ幅で深
さ５μｍの溝を異方性ドライエツチングにより形成した
後シリコン表面に一縁膜２１を３００ＯＡの厚さで熱酸
化膜にて設ける。続いてＩ Ｘ １０”ｅｍ 程度の
ボロンを含むポリシリコン膜２２を３００ＯＡの厚さで
設ける。次に第３図Ｂにおいて前記高濃度ボロンドープ
トポリシリコン膜２２を異方性ドライエツチングにて溝
の側壁部分にのみ残す様にする。続いてノンドープトポ
リシリコン膜２３を約１．７μｍの膜厚で設ける。次に
１０００℃で３０分間の熱処理を施すと、溝部分内部の
ノンドープトポリシリコン膜２３がボロンドープ化され
、ｔｌぼシリコン基板２００表面の位置まで高濃度のポ
ロン拡散領域２４が形成される。次に第３図Ｃにおいて
、６０℃に加熱したヒドラジンを主成分とするエツチン
グ溶液でノンドープトポリシリコン膜のみを選択的に除
去する。この時エツチング時間が３倍程度オーバーにな
っても残存ポリシリコン表面の形状は殆んど変化せず、
極めて安定した平担性が得られる。この様に本発明によ
れば極めて再現性良く溝分離部分の表面平担性が確保出
来、従ってその上部に微細多層配線構造を信頼性良く設
ける事が可能となり高集積度で高速動作が可能な半導体
装置が再現性良く得られる。
さ５μｍの溝を異方性ドライエツチングにより形成した
後シリコン表面に一縁膜２１を３００ＯＡの厚さで熱酸
化膜にて設ける。続いてＩ Ｘ １０”ｅｍ 程度の
ボロンを含むポリシリコン膜２２を３００ＯＡの厚さで
設ける。次に第３図Ｂにおいて前記高濃度ボロンドープ
トポリシリコン膜２２を異方性ドライエツチングにて溝
の側壁部分にのみ残す様にする。続いてノンドープトポ
リシリコン膜２３を約１．７μｍの膜厚で設ける。次に
１０００℃で３０分間の熱処理を施すと、溝部分内部の
ノンドープトポリシリコン膜２３がボロンドープ化され
、ｔｌぼシリコン基板２００表面の位置まで高濃度のポ
ロン拡散領域２４が形成される。次に第３図Ｃにおいて
、６０℃に加熱したヒドラジンを主成分とするエツチン
グ溶液でノンドープトポリシリコン膜のみを選択的に除
去する。この時エツチング時間が３倍程度オーバーにな
っても残存ポリシリコン表面の形状は殆んど変化せず、
極めて安定した平担性が得られる。この様に本発明によ
れば極めて再現性良く溝分離部分の表面平担性が確保出
来、従ってその上部に微細多層配線構造を信頼性良く設
ける事が可能となり高集積度で高速動作が可能な半導体
装置が再現性良く得られる。
第１図および第２図は従来の方法を説明する為の図であ
り、これらの図において、１０・・・・・・シリコン基
板、１１・・・・・・絶縁膜、１２・・・・・・ポリシ
リコン膜である。 第３図Ａ乃至第３図Ｃは本発明の一実施例を示す図であ
り、これらの図において、２０・・・・・・シリコン基
板、２１・・・・・・絶縁膜、２２・・・・・・高濃度
ボロンドープトポリシリコン膜、２３・・・・・・ノン
ドープトポリシリコン膜、２４・・・・・・高濃度ポロ
ン拡散領域である。 ｆｉ ”−−一＼、 ０“Ａ″“′″ ″“＋／、、Ｈ１）＞□ノ 率１ 回 第 ２ 図 第３ 図Ａ 孕３図Ｂ
り、これらの図において、１０・・・・・・シリコン基
板、１１・・・・・・絶縁膜、１２・・・・・・ポリシ
リコン膜である。 第３図Ａ乃至第３図Ｃは本発明の一実施例を示す図であ
り、これらの図において、２０・・・・・・シリコン基
板、２１・・・・・・絶縁膜、２２・・・・・・高濃度
ボロンドープトポリシリコン膜、２３・・・・・・ノン
ドープトポリシリコン膜、２４・・・・・・高濃度ポロ
ン拡散領域である。 ｆｉ ”−−一＼、 ０“Ａ″“′″ ″“＋／、、Ｈ１）＞□ノ 率１ 回 第 ２ 図 第３ 図Ａ 孕３図Ｂ
Claims (3)
- （１）シリコン基板主面に選択的に溝を設ける工程と、
シリコン表面に絶縁膜を設ける工程と、該絶縁膜表面に
ボロンドープトポリシリコン膜を設ける工程と、異方性
ドライエッチングにより溝の側壁部分に前記ボロンドー
プトポリシリコン膜を残す工程と、ノンドープトポリシ
リコン膜を設ける工程と、熱処理を施して前記ボロンド
ープトポリシリコン膜からノンドープトポリシリコン膜
へボロンを拡散させる工程と、水酸化カリウムもしくは
ヒドラジンを主成分とする溶液によってノンドープトポ
リシリコン膜を自己整合的に除去する工程とを含む事を
特徴とする半導体装置の製造方法。 - （２）ボロンドープトポリシリコン膜はノンドープトポ
リシリコン膜を形成した後にボロンを熱拡散法に設けら
れたものであることを特徴とする特許請求の範囲第（１
）項記載の半導体装置の製造方法。 - （３）ボロンドープトポリシリコン膜はその成長的にボ
ロンが導入されて設けられたものであることを特徴とす
る特許請求の範囲第（１）項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23451784A JPS61112343A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23451784A JPS61112343A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112343A true JPS61112343A (ja) | 1986-05-30 |
Family
ID=16972261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23451784A Pending JPS61112343A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006097A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| KR20010009388A (ko) * | 1999-07-09 | 2001-02-05 | 김영환 | 반도체 장치의 트랜치 분리구조 형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220445A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体集積回路の製造方法 |
-
1984
- 1984-11-07 JP JP23451784A patent/JPS61112343A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220445A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体集積回路の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006097A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| KR20010009388A (ko) * | 1999-07-09 | 2001-02-05 | 김영환 | 반도체 장치의 트랜치 분리구조 형성방법 |
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