JPS631753B2 - - Google Patents
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- JPS631753B2 JPS631753B2 JP55006028A JP602880A JPS631753B2 JP S631753 B2 JPS631753 B2 JP S631753B2 JP 55006028 A JP55006028 A JP 55006028A JP 602880 A JP602880 A JP 602880A JP S631753 B2 JPS631753 B2 JP S631753B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に素子領域を分
離画定する素子間絶縁分離層の改良に関する。
IC、LSIを構成する多数の素子を相互に絶縁分離
し、その領域を画定する素子間絶縁分離層には、
第１図ａに示すように表面よりエピタキシヤル層
２の厚さより深く半導体基板１に達する矩形状断
面を有する溝３を設け、次いで同図ｂに示すよう
に該溝３内を二酸化シリコン（SiO2）等の絶縁
物４を充填したものや、第２図ａに示すように表
面よりエピタキシヤル層２の厚さより深く半導体
基板１にまで達するＶ字状溝３′を設け、次いで
同図ｂに示すように該溝３′内をSiO2膜５及び多
結晶シリコン６を充填した構造のもの等が用いら
れている。
離画定する素子間絶縁分離層の改良に関する。
IC、LSIを構成する多数の素子を相互に絶縁分離
し、その領域を画定する素子間絶縁分離層には、
第１図ａに示すように表面よりエピタキシヤル層
２の厚さより深く半導体基板１に達する矩形状断
面を有する溝３を設け、次いで同図ｂに示すよう
に該溝３内を二酸化シリコン（SiO2）等の絶縁
物４を充填したものや、第２図ａに示すように表
面よりエピタキシヤル層２の厚さより深く半導体
基板１にまで達するＶ字状溝３′を設け、次いで
同図ｂに示すように該溝３′内をSiO2膜５及び多
結晶シリコン６を充填した構造のもの等が用いら
れている。
上記第１図ａ，ｂに示す矩形状素子間絶縁分離
層は、溝３を公知の如くドライエツチング（スパ
ツタエツチング、プラズマエツチング等）を用い
て溝を略等幅とするとができるので、素子間絶縁
分離層の幅を狭くできる。従つてこれを用いるこ
とにより半導体素子を高密度化し得るが、その反
面第１図ｂに示すように溝３内に充填された絶縁
物４の中央部に亀裂が残存することが多く、この
素子間絶縁分離層上に形成され配線（図示せず）
を断線せしめる恐れがある。
層は、溝３を公知の如くドライエツチング（スパ
ツタエツチング、プラズマエツチング等）を用い
て溝を略等幅とするとができるので、素子間絶縁
分離層の幅を狭くできる。従つてこれを用いるこ
とにより半導体素子を高密度化し得るが、その反
面第１図ｂに示すように溝３内に充填された絶縁
物４の中央部に亀裂が残存することが多く、この
素子間絶縁分離層上に形成され配線（図示せず）
を断線せしめる恐れがある。
また第２図ａ，ｂに示すＶ字状素子間絶縁分離
層は、溝３′内に充填された絶縁物５及び多結晶
シリコン６に亀裂が入ることはないが、Ｖ字状溝
３′をドライエツチング法で、異方性エツチング
を行うので、壁面のなす勾配が定まつているた
め、溝３′の深さが定まると溝３′の最上部の幅が
自動的に定まり溝３′の幅が所望の値より広くな
る。このときは半導体装置がLSIから超LSIへと
移行する状況下において、半導体素子をより高密
度化するのを困難とする。
層は、溝３′内に充填された絶縁物５及び多結晶
シリコン６に亀裂が入ることはないが、Ｖ字状溝
３′をドライエツチング法で、異方性エツチング
を行うので、壁面のなす勾配が定まつているた
め、溝３′の深さが定まると溝３′の最上部の幅が
自動的に定まり溝３′の幅が所望の値より広くな
る。このときは半導体装置がLSIから超LSIへと
移行する状況下において、半導体素子をより高密
度化するのを困難とする。
本発明の目的は上記両者の長所を組み合わせ
て、亀裂を生じることがなく、しかも高密度化可
能な改良された素子間絶縁分離層を提供をするこ
とにある。
て、亀裂を生じることがなく、しかも高密度化可
能な改良された素子間絶縁分離層を提供をするこ
とにある。
このことは本発明によれば半導体基板上にエピ
タキシヤル層及び絶縁物層を形成し、続いてドラ
イエツチング法によつて断面形状が等巾で、深さ
がエピタキシヤル層を通り、半導体基板まで達す
る基部とウエツトエツチング法によるテーパ形状
の上部とが組合わされた素子間分離用溝を形成
し、該溝中に、絶縁物を充填することを特徴とす
る半導体装置の素子間絶縁分離層の製法によつて
達成される。
タキシヤル層及び絶縁物層を形成し、続いてドラ
イエツチング法によつて断面形状が等巾で、深さ
がエピタキシヤル層を通り、半導体基板まで達す
る基部とウエツトエツチング法によるテーパ形状
の上部とが組合わされた素子間分離用溝を形成
し、該溝中に、絶縁物を充填することを特徴とす
る半導体装置の素子間絶縁分離層の製法によつて
達成される。
以下本発明の半導体装置の実施例を図面を用い
て説明する。
て説明する。
第３図及び第４図は本発明の要部である素子間
絶縁分離層の第１及び第２の実施例を製作工程の
順に示す断面図である。
絶縁分離層の第１及び第２の実施例を製作工程の
順に示す断面図である。
第３図は第１の実施例を示すもので、同図ａに
おいて１は面方位（100）のシリコン基板、２は
該シリコン基板１の上層部をなすエピタキシヤル
層、７は前記シリコン基板１のエピタキシヤル層
２表面を被膜する絶縁物層としての二酸化シリコ
ン（SiO2）膜８は該SiO2膜７に被着した窒化シ
リコン（Si3N4）膜である。
おいて１は面方位（100）のシリコン基板、２は
該シリコン基板１の上層部をなすエピタキシヤル
層、７は前記シリコン基板１のエピタキシヤル層
２表面を被膜する絶縁物層としての二酸化シリコ
ン（SiO2）膜８は該SiO2膜７に被着した窒化シ
リコン（Si3N4）膜である。
先ずこのSi3N4膜８上に所定のパターンに従つ
て選択的にホトレジスト膜９を形成し、開口１０
を設ける。次いで該ホトレジスト膜９をマスクと
してスパツタエツチング法或いはプラズマエツチ
ング法のドライエツチングによつてエピタキシヤ
ル層２及びシリコン基板１を選択的に除去し、同
図ｂに示すように溝１１を形成する。上記スパツ
タ・エツチング法はホトレジスト膜９の開口１０
のパターンに忠実に深さ方向にのみエツチングを
進行させることが可能であるので、溝１１の断面
形状は略等幅に形成することが出来る。なお溝１
１の底面はエピタキシヤル層２の下面より深く半
導体基板にまで達するようエツチングを調節して
行う。
て選択的にホトレジスト膜９を形成し、開口１０
を設ける。次いで該ホトレジスト膜９をマスクと
してスパツタエツチング法或いはプラズマエツチ
ング法のドライエツチングによつてエピタキシヤ
ル層２及びシリコン基板１を選択的に除去し、同
図ｂに示すように溝１１を形成する。上記スパツ
タ・エツチング法はホトレジスト膜９の開口１０
のパターンに忠実に深さ方向にのみエツチングを
進行させることが可能であるので、溝１１の断面
形状は略等幅に形成することが出来る。なお溝１
１の底面はエピタキシヤル層２の下面より深く半
導体基板にまで達するようエツチングを調節して
行う。
次いで同図ｃに示すようにホトレジスト膜９を
アツシヤ法を用いて除去し、更に弗酸（HF）系
の薬品によりSiO2膜７をエツチングしてSiO2膜
７の開口を所望の大きさに拡げる。このようにし
た後、該SiO2膜７をマスクとしてウエツトエツ
チングで苛性カリ（KOH）溶液或いはエチレン
ジアミン溶液等を用いて異方性エツチングを行
う。すると前記溝１１の肩部のエピタキシヤル層
が除去されて溝１１の壁面は上部において斜面と
なる。かくして断面形状が略等幅の基部１１とそ
れに連続するテーパ状の上部１２とからなる素子
間分離溝１３が得られる。
アツシヤ法を用いて除去し、更に弗酸（HF）系
の薬品によりSiO2膜７をエツチングしてSiO2膜
７の開口を所望の大きさに拡げる。このようにし
た後、該SiO2膜７をマスクとしてウエツトエツ
チングで苛性カリ（KOH）溶液或いはエチレン
ジアミン溶液等を用いて異方性エツチングを行
う。すると前記溝１１の肩部のエピタキシヤル層
が除去されて溝１１の壁面は上部において斜面と
なる。かくして断面形状が略等幅の基部１１とそ
れに連続するテーパ状の上部１２とからなる素子
間分離溝１３が得られる。
このあとは通常の工程に従つて進めてよく、即
ち同図ｄに示すように素子間分離溝１３内に化学
気相成長（CVD）法によりSiO2を成長・充填せ
しめる等の方法により、SiO2層のような絶縁物
層１４を形成する。そして研磨法により前記絶縁
物層１４の余分な厚さ部分を除去し、更にSi3N4
膜８を除去して図示のごとき素子間絶縁分離層１
５が得られる。
ち同図ｄに示すように素子間分離溝１３内に化学
気相成長（CVD）法によりSiO2を成長・充填せ
しめる等の方法により、SiO2層のような絶縁物
層１４を形成する。そして研磨法により前記絶縁
物層１４の余分な厚さ部分を除去し、更にSi3N4
膜８を除去して図示のごとき素子間絶縁分離層１
５が得られる。
このようにして得られた本実施例の素子間絶縁
分離層１５は略等幅の基部１１内においては両側
面から絶縁物が成長するため中央部に亀裂１６が
残存することがあるが、テーパ状上部１２を充た
す絶縁物がその亀裂の上を被覆するため、絶縁物
１４表面には亀裂が存在しない。しかもテーパ状
上部１２の深さは１〔μｍ〕程度と浅くて良いの
で、テーパ状上部１２の最上部の幅は略等幅の基
部１１の幅２〜３〔μｍ〕に両側各１〔μｍ〕を加
えた４〜５〔μｍ〕程で良い。前記第２図に示す
従来のＶ字状素子間絶縁分離層の幅が約10〔μｍ〕
必要であるのと比較すれば本発明の効果が理解で
きよう。
分離層１５は略等幅の基部１１内においては両側
面から絶縁物が成長するため中央部に亀裂１６が
残存することがあるが、テーパ状上部１２を充た
す絶縁物がその亀裂の上を被覆するため、絶縁物
１４表面には亀裂が存在しない。しかもテーパ状
上部１２の深さは１〔μｍ〕程度と浅くて良いの
で、テーパ状上部１２の最上部の幅は略等幅の基
部１１の幅２〜３〔μｍ〕に両側各１〔μｍ〕を加
えた４〜５〔μｍ〕程で良い。前記第２図に示す
従来のＶ字状素子間絶縁分離層の幅が約10〔μｍ〕
必要であるのと比較すれば本発明の効果が理解で
きよう。
第４図は本発明の第２の実施例を工程の順に示
すもので、同図ａは前記第３図ａと同一である。
先ず同図ｂに示すようにSiO2膜７及びSi3N4膜８
にホトエツチング法により所定のパターンを有す
る開口１０を設ける。そしてSiO2膜７及びSi3N4
膜８をマスクとしてウエツトエツチング法で異方
性エツチングを施し、エピタキシヤル層２表面を
浅く除去してテーパ状上部１２を形成する。
すもので、同図ａは前記第３図ａと同一である。
先ず同図ｂに示すようにSiO2膜７及びSi3N4膜８
にホトエツチング法により所定のパターンを有す
る開口１０を設ける。そしてSiO2膜７及びSi3N4
膜８をマスクとしてウエツトエツチング法で異方
性エツチングを施し、エピタキシヤル層２表面を
浅く除去してテーパ状上部１２を形成する。
次いで同図ｃに示すように前記テーパ状上部１
２の底面に開口を有するホトレジスト膜９を形成
し、該ホトレジスト膜９をマスクとしてスパツ
タ・エツチング等により略等幅基部１１を形成す
る。
２の底面に開口を有するホトレジスト膜９を形成
し、該ホトレジスト膜９をマスクとしてスパツ
タ・エツチング等により略等幅基部１１を形成す
る。
こうして前記第１の実施例と同様に略等幅の基
部１１とそれに連続するテーパ状上部１２とから
なる素子間分離溝１３が得られた。
部１１とそれに連続するテーパ状上部１２とから
なる素子間分離溝１３が得られた。
このあとの工程は同図ｄに示すように、ホトレ
ジスト膜９を除去した後前記第１の実施例と同様
に進めて素子間絶縁分離層１５が得られる。
ジスト膜９を除去した後前記第１の実施例と同様
に進めて素子間絶縁分離層１５が得られる。
上述のようにして得られた素子間絶縁分離層に
より分離画定された素子領域に素子を形成する等
所定の工程を経て半導体装置が完成する。
より分離画定された素子領域に素子を形成する等
所定の工程を経て半導体装置が完成する。
本発明の要部である素子間絶縁分離層は前記第
１及び第２の実施例に示すように種々の製造工程
を用いて作成し得る。
１及び第２の実施例に示すように種々の製造工程
を用いて作成し得る。
また素子分離溝内を充填するものはSiO2のよ
うな絶縁物のみであつても、また前述のＶ字状子
間絶縁分離層の如く、絶縁物と多結晶シリコンで
あつても良く、目的及び製造工程により種々選択
して良い。
うな絶縁物のみであつても、また前述のＶ字状子
間絶縁分離層の如く、絶縁物と多結晶シリコンで
あつても良く、目的及び製造工程により種々選択
して良い。
以上説明したごとく本発明の半導体装置は、素
子間絶縁分離層表面に亀裂が存在しないので配線
の断線を生じることがなく、また素子間絶縁分離
層の幅が狭くて良いので半導体素子を高密度に配
置できる。
子間絶縁分離層表面に亀裂が存在しないので配線
の断線を生じることがなく、また素子間絶縁分離
層の幅が狭くて良いので半導体素子を高密度に配
置できる。
第１図は従来例としての矩形状素子間絶縁分離
層を示す要部断面図、第２図は同様に従来例とし
てのＶ字状素子間絶縁分離層を示す要部断面図、
第３図及び第４図は本発明に係る素子間絶縁分離
層の第１及び第２の実施例を示す要部断面図であ
る。 １……半導体基板、２……エピタキシヤル層、
７，８……絶縁物層、９……ホトレジスト膜、１
０……開口、１１……略等幅の基部、１２……テ
ーパ状上部、１３……素子間分離溝、１４……絶
縁物、１５……素子間絶縁分離層、１６……亀
裂。
層を示す要部断面図、第２図は同様に従来例とし
てのＶ字状素子間絶縁分離層を示す要部断面図、
第３図及び第４図は本発明に係る素子間絶縁分離
層の第１及び第２の実施例を示す要部断面図であ
る。 １……半導体基板、２……エピタキシヤル層、
７，８……絶縁物層、９……ホトレジスト膜、１
０……開口、１１……略等幅の基部、１２……テ
ーパ状上部、１３……素子間分離溝、１４……絶
縁物、１５……素子間絶縁分離層、１６……亀
裂。
Claims (1)
- １ 半導体基板上にエピタキシヤル層及び絶縁物
層を形成し、続いてドライエツチング法によつて
断面形状が等巾で、深さがエピタキシヤル層を通
り、半導体基板まで達する基部とウエツトエツチ
ング法によるテーパ形状の上部とが組合わされた
素子間分離用溝を形成し、該溝中に、絶縁物を充
填することを特徴とする半導体装置の素子間絶縁
分離層の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP602880A JPS56103446A (en) | 1980-01-22 | 1980-01-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP602880A JPS56103446A (en) | 1980-01-22 | 1980-01-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103446A JPS56103446A (en) | 1981-08-18 |
| JPS631753B2 true JPS631753B2 (ja) | 1988-01-13 |
Family
ID=11627211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP602880A Granted JPS56103446A (en) | 1980-01-22 | 1980-01-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56103446A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743438A (en) * | 1980-08-29 | 1982-03-11 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS589333A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 半導体装置 |
| JPS5832430A (ja) * | 1981-08-21 | 1983-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| JPS58168261A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58216436A (ja) * | 1982-06-09 | 1983-12-16 | Nec Corp | 半導体装置の製造方法 |
| JPS61270846A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electronics Corp | 半導体装置 |
| JPS63313834A (ja) * | 1988-01-13 | 1988-12-21 | Hitachi Ltd | 半導体集積回路 |
| JP2757919B2 (ja) * | 1989-03-03 | 1998-05-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR960006714B1 (ko) * | 1990-05-28 | 1996-05-22 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| JP2667552B2 (ja) * | 1990-05-28 | 1997-10-27 | 株式会社東芝 | 半導体装置の製造方法 |
| KR19980051524A (ko) * | 1996-12-23 | 1998-09-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| JP3087685B2 (ja) | 1997-06-04 | 2000-09-11 | 日本電気株式会社 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914399A (ja) * | 1972-05-22 | 1974-02-07 | ||
| JPS4942276A (ja) * | 1972-05-17 | 1974-04-20 | ||
| JPS4944787A (ja) * | 1972-08-31 | 1974-04-27 |
-
1980
- 1980-01-22 JP JP602880A patent/JPS56103446A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942276A (ja) * | 1972-05-17 | 1974-04-20 | ||
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| JPS4944787A (ja) * | 1972-08-31 | 1974-04-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103446A (en) | 1981-08-18 |
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