JPS63313834A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、詳しくは、Ｓｔをエッ
チすることによって形成された溝中に絶縁物を介して誘
電体等の材料を埋込み、素子間の絶縁分離（アイソレー
ション）を行なう半導体集積回路に関する。

〔従来の技術〕

各種半導体集積回路の集積度の向上にともなって、従来
、各素子のアイソレーションに最も一般的に行なわれた
接合分離では、所要面積が大きい。

寄生容量が大きい等の問題が生じている。そのため、断
面形状がＶ字型やＵ字型の溝を基板に形成し、この溝中
に誘電体を充填してアイソレーションを行なう方法が提
案されている。

〔発明が解決しようとする課題〕

これらのアイソレーション法は一般にＵ型アイソレーシ
ョンと呼ばれるが、従来の方法では、Ｖ字型の溝の場合
、溝の幅を余り狭く出来ない欠点があり、一方、Ｕ字型
の溝の場合、溝の上面を平坦化するために行なわれるエ
ツチングの制御が難しく、溝の端部に急峻な段差を生じ
平坦化が麗しいという欠点があった。

〔課題を解決するための手段〕

本発明は従来のＵ型アイソレージ９ンの有するこのよう
な問題を解決するために行なわれたもので、アイソレー
ション溝の断面形状を、上部では傾きを緩くし、溝の下
部では傾きを急にし、かつ、溝内に選択的に厚いＳｉＯ
２膜を形成するものである。

〔作用〕

アイソレーション溝の側面の傾斜が下部において急であ
るため、溝の所要面積は極めて小さい。

また、溝の上部での側面の傾斜が緩やかなので。

上面の平坦化は容易である。すなわち、溝の所要面積の
節減と上面の平坦化が同時に達成される。

〔実施例〕

以下バイポーラ集積回路の製造に関する実施例を用いて
、本発明の詳細な説明する。

まず、第１図に示すように、面方位（１００）のＳｉ基
板ｌの表面に、周知の方法によってコレクタ埋込層２を
設け、その上にトランジスタの能動部分となるＳｉエピ
タキシャル層３を形成した後、その表面を熱酸化して５
ｉ０２膜４を形成し、さらにその上に、周知のＣＶＤ法
によってＳｉ３Ｎ４膜５を形成した。

次に通常のホトエツチング法を用いて Ｓｉ３Ｎ４膜５をパターニングした後、露出された５ｉ
０２膜をオーバーエッチして、第２図に示すように、Ｓ
ｉ３Ｎ４のひさし６を形成する。この時の５ｉ０２膜４
のサイドエッチ量はほぼ０．３〜１．０μｍが適当であ
る。次に周知のアルカリ系異方性エツチング液を用いて
Ｓｉエピタキシャル層３をエツチングすると、ＳｉＯ２
膜４の端部７から斜めにエッチされる。この異方性エツ
チングは斜めの（１１１）面８がひさし６の先端を越え
るまで行なう必要がある。すなわち、ＳｉＯ２膜４のサ
イドエッチ量をｄとすると、エッチ深さはｄ−ｔａｎ５
５°　（＝１．４３ｄ）以上となる（第２図）。

次に反応性スパッタエツチング法を用いてＳｉ３Ｎ４膜
５をマスクに用いて埋込層２およびＳｉ基板１を第３図
に示すようにエツチングし、コレクタ埋込層２を突き抜
けるように側面がほぼ垂直な溝９を形成した。

次に、チャネル発生防止の目的で埋込層２と反対の導電
性を持つ不純物を、イオン打込み法によって溝９の底面
に導入した。チッ素雰囲気中でアニールした後、Ｓｉ３
Ｎ４膜５をマスクに選択酸化を行ない、第４図に示すよ
うに、溝内に厚いＳｉｎｇ膜１０　（０，３−１，０μ
ｍ程度）を形成して溝の表面を覆った。マスクに用いた
上記Ｓｉ３Ｎ４膜５を除去した後、再びＳｉ３Ｎ４膜１
１を全面に被着した。このとき形成されたＳ　ｉ　３　
Ｎ　４膜１１は、後の酸化工程での横方向への酸化の進
行防止と結晶欠陥の発生防止に効果があり好ましいが、
無くてもアイソレーションを行なうことは可能であるた
め、Ｓｉ３Ｎ４膜１１の形成は省略することもできる。

次に構内に多結晶Ｓｔ　１２を埋込み、露出部分を酸化
してＳｉＯ２膜１３を形成して第４図に示した構造のア
イソレーションが形成された。

第４図で明らかなように、多結晶５ｉ１２の埋込みが浅
くなっても溝の傾斜が緩いので大きな断差は発生しない
。また、厚い５ｉ０２膜１０を用いてベース領域やエミ
ッタ領域の窓開けをセルフアラインメントで行なえるの
で微細加工に有利である。

本実施例においてはＳｉの異方性エツチングとドライエ
ツチングを組合せて本発明の目的を達しているが、エツ
チング条件を制御することによってドライエツチングの
みで実現することも可能である。

すなわち、第５図に示すように、エツチングマスクとし
て用いるＳｉ３Ｎ４膜５のパターン端部にテーパ１３を
設けておき、エツチングの初期はＳｔとＳｉ３Ｎ４のエ
ツチング速度比（Ｓｔ／５ｉ３Ｎ４）の大きな条件（５
以上）でエツチングを行ない、次にＳ　ｉ　／　Ｓ　ｉ
　ａ　Ｎ　４の小さな条件（はぼ１〜５）でエツチング
すると、Ｓｉ３Ｎ４膜５がエッチされて次第に後退する
ため、溝の上部１４にＳｉ３Ｎ４マスク５の後退による
緩やかな傾斜を形成することができる。

また、５ｉ０２膜４のサイドエツチングと弗硝酸による
Ｓｉエツチングを交互に行なうことによって多少段が生
じるが任意の傾斜を持った溝を形成することができ、実
用可能である。

上記実施例では溝内に多結晶Ｓｉを埋込んだ場合を示し
たが、埋込材料としてはこれ以外にも、ＳｉＯ２，Ｓｉ
３Ｎ４等の誘電体あるいは高分子材料も使用可能である
。

〔効果〕

本発明によれば、所要面積が小さく、かつ、上面の平坦
化が容易な溝をアイソレーション溝として有しているた
め、高集積密度を有する半導体集積回路に極めて有用で
ある。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例を示す工程図、第
５図は本発明の他の実施例を示す断面図である。 １・・・基板、２・・・埋込層、３・・・シリコンエピ
タキシャルｉｌＪ、４，１０．１３・・・酸化シリコン
膜、５．１１・・・チッ化シリコン膜、１２・・・多結
晶シリコン。 竿　／　韻 ５５　図 第　Ｓ　田

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成され、上部における側面の傾斜が
   、下部における側面の傾斜よりも小さく、かつ、上記上
   部および下部の側面上に絶縁膜が形成されてある素子間
   分離用の溝を有することを特徴とする半導体集積回路。 ２、上記絶縁膜は二酸化シリコン膜である特許請求の範
   囲第１項記載の半導体集積回路。３、上記二酸化シリコ
   ン膜上に形成された多結晶シリコンによって上記溝が充
   填されている特許請求の範囲第２項記載の半導体集積回
   路。 ４、上記二酸化シリコン膜と上記多結晶シリコンの間に
   は、窒化シリコン膜が介在されている特許請求の範囲第
   ３項記載の半導体集積回路。