JPH0522390B2 - - Google Patents
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- JPH0522390B2 JPH0522390B2 JP63003714A JP371488A JPH0522390B2 JP H0522390 B2 JPH0522390 B2 JP H0522390B2 JP 63003714 A JP63003714 A JP 63003714A JP 371488 A JP371488 A JP 371488A JP H0522390 B2 JPH0522390 B2 JP H0522390B2
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- film
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- silicon
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Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、詳しくは、Si
をエツチすることによつて形成された溝中に絶縁
物を介して誘電体等の材料を埋込み、素子間の絶
縁分離（アイソレーシヨン）を行なう半導体集積
回路に関する。
をエツチすることによつて形成された溝中に絶縁
物を介して誘電体等の材料を埋込み、素子間の絶
縁分離（アイソレーシヨン）を行なう半導体集積
回路に関する。
各種半導体集積回路の集積度の向上にともなつ
て、従来、各素子のアイソレーシヨンに最も一般
的に行なわれた接合分離では、所要面積が大き
い、寄生容量が大きい等の問題が生じている。そ
のため、断面形状がＶ字型やＵ字型の溝を基板に
形成し、この溝中に誘電体を充填してアイソレー
シヨンを行なう方法が提案されている。
て、従来、各素子のアイソレーシヨンに最も一般
的に行なわれた接合分離では、所要面積が大き
い、寄生容量が大きい等の問題が生じている。そ
のため、断面形状がＶ字型やＵ字型の溝を基板に
形成し、この溝中に誘電体を充填してアイソレー
シヨンを行なう方法が提案されている。
これらのアイソレーシヨン法は一般にＵ型アイ
ソレーシヨンと呼ばれるが、従来の方法では、Ｖ
字型の溝の場合、溝の幅を余り狭く出来ない欠点
があり、一方、Ｕ字型の溝の場合、溝の上面を平
坦化するために行なわれるエツチングの制御が難
しく、溝の端部に急峻な段差を生じ平坦化が難し
いという欠点があつた。
ソレーシヨンと呼ばれるが、従来の方法では、Ｖ
字型の溝の場合、溝の幅を余り狭く出来ない欠点
があり、一方、Ｕ字型の溝の場合、溝の上面を平
坦化するために行なわれるエツチングの制御が難
しく、溝の端部に急峻な段差を生じ平坦化が難し
いという欠点があつた。
本発明は従来のＵ型アイソレーシヨンの有する
このような問題を解決するために行なわれたもの
で、アイソレーシヨン溝の断面形状を、上部では
傾きを緩くし、溝の下部では傾きを急にし、か
つ、溝内に選択的に厚いSiO2膜を形成するもの
である。
このような問題を解決するために行なわれたもの
で、アイソレーシヨン溝の断面形状を、上部では
傾きを緩くし、溝の下部では傾きを急にし、か
つ、溝内に選択的に厚いSiO2膜を形成するもの
である。
アイソレーシヨン溝の側面の傾斜が下部におい
て急であるため、溝の所要面積は極めて小さい。
また溝の上部での側面の傾斜が緩やかなので、上
面の平坦化は容易である。すなわち、溝の所要面
積の節減と上面の平坦化が同時に達成される。
て急であるため、溝の所要面積は極めて小さい。
また溝の上部での側面の傾斜が緩やかなので、上
面の平坦化は容易である。すなわち、溝の所要面
積の節減と上面の平坦化が同時に達成される。
以下バイポーラ集積回路の製造に関する実施例
を用いて、本発明を詳細に説明する。
を用いて、本発明を詳細に説明する。
まず、第１図に示すように、面方位（100）の
Si基板１の表面に、周知の方法によつてコレクタ
埋込層２を設け、その上にトランジスタの能動部
分となるSiエピタキシシヤル層３を形成した後、
その表面を熱酸化してSiO2膜４を形成し、さら
にその上に、周知のCVD法によつてSi3N4膜５を
形成した。
Si基板１の表面に、周知の方法によつてコレクタ
埋込層２を設け、その上にトランジスタの能動部
分となるSiエピタキシシヤル層３を形成した後、
その表面を熱酸化してSiO2膜４を形成し、さら
にその上に、周知のCVD法によつてSi3N4膜５を
形成した。
次に通常のホトエツチング法を用いてSi3N4膜
５をパーニングした後、露出されたSiO2膜をオ
ーバーエツチして、第２図に示すように、Si3N4
のひさし６を形成する。この時のSiO2膜４のサ
イドエツチ量はほぼ0.3〜1.0μｍが適当である。
次に周知のアルカリ系異方性エツチング液を用い
てSiエピタキシヤル層３をエツチングすると、
SiO2膜４の端部７から斜めにエツチされる。こ
の異方性エツチングは斜めの（111）面８がひさ
し６の先端を越えるまで行なう必要がある。すな
わち、SiO2膜４のサイドエツチ量をｄとすると、
エツチ深さはｄ・tan55°（＝1.43d）以上となる
（第２図）。
５をパーニングした後、露出されたSiO2膜をオ
ーバーエツチして、第２図に示すように、Si3N4
のひさし６を形成する。この時のSiO2膜４のサ
イドエツチ量はほぼ0.3〜1.0μｍが適当である。
次に周知のアルカリ系異方性エツチング液を用い
てSiエピタキシヤル層３をエツチングすると、
SiO2膜４の端部７から斜めにエツチされる。こ
の異方性エツチングは斜めの（111）面８がひさ
し６の先端を越えるまで行なう必要がある。すな
わち、SiO2膜４のサイドエツチ量をｄとすると、
エツチ深さはｄ・tan55°（＝1.43d）以上となる
（第２図）。
次に反応性スパツタエツチング法を用いて
Si3N4膜５をマスクに用いて埋込層２およびSi基
板１を第３図に示すようにエツチングし、コレク
タ埋込層２を突き抜けるように側面がほぼ垂直な
溝９を形成した。
Si3N4膜５をマスクに用いて埋込層２およびSi基
板１を第３図に示すようにエツチングし、コレク
タ埋込層２を突き抜けるように側面がほぼ垂直な
溝９を形成した。
次に、チヤネル発生防止の目的で埋込層２と反
対の導電性を持つ不純物を、イオン打込み法によ
つて溝９の底面に導入した。チツ素雰囲気中でア
ニールした後、Si3N4膜５をマスクに選択酸化を
行ない、第４図に示すように、溝内に厚いSiO2
膜１０（0.3〜1.0μｍ程度）を形成して溝の表面
を覆つた。マスクに用いた上記Si3N4膜５を除去
した後、再びSi3N4膜１１を全面に被着した。こ
のとき形成されたSi3N4膜１１は、後の酸化工程
での横方向への酸化の進行防止と結晶欠陥の発生
防止に有効である。次に構内に多結晶Si１２を埋
込み、露出部分を酸化してSiO2膜１３を形成し
て第４図に示した構造のアイソレーシヨンが形成
された。
対の導電性を持つ不純物を、イオン打込み法によ
つて溝９の底面に導入した。チツ素雰囲気中でア
ニールした後、Si3N4膜５をマスクに選択酸化を
行ない、第４図に示すように、溝内に厚いSiO2
膜１０（0.3〜1.0μｍ程度）を形成して溝の表面
を覆つた。マスクに用いた上記Si3N4膜５を除去
した後、再びSi3N4膜１１を全面に被着した。こ
のとき形成されたSi3N4膜１１は、後の酸化工程
での横方向への酸化の進行防止と結晶欠陥の発生
防止に有効である。次に構内に多結晶Si１２を埋
込み、露出部分を酸化してSiO2膜１３を形成し
て第４図に示した構造のアイソレーシヨンが形成
された。
第４図で明らかなように、多結晶Si１２の埋込
みが浅くなつても溝の傾斜が緩いので大きな段差
は発生しない。また、厚いSiO2膜１０を用いて
ベース領域やエミツタ領域の窓開けをセルフアラ
インメントで行なえるので微細加工に有利であ
る。
みが浅くなつても溝の傾斜が緩いので大きな段差
は発生しない。また、厚いSiO2膜１０を用いて
ベース領域やエミツタ領域の窓開けをセルフアラ
インメントで行なえるので微細加工に有利であ
る。
本実施例においてはSiの異方性エツチングとド
ライエツチングを組合せて本発明の目的を達して
いるが、エツチング条件を制御することによつて
ドライエツチングのみで実現することも可能であ
る。
ライエツチングを組合せて本発明の目的を達して
いるが、エツチング条件を制御することによつて
ドライエツチングのみで実現することも可能であ
る。
すなわち、第５図に示すように、エツチングマ
スクとして用いてSi3N4膜５のパターン端部にテ
ーパ１３を設けておき、エツチングの初期はSiと
Si3N4のエツチング速度比（Si／Si3N4）の大き
な条件（５以上）でエツチングを行ない、次に
Si／Si3N4の小さな条件（ほぼ１〜５）でエツチ
ングすると、Si3N4膜５がエツチされて次第に後
退するため、溝の上部１４にSi3N4マスク５の後
退による緩やかな傾斜を形成することができる。
スクとして用いてSi3N4膜５のパターン端部にテ
ーパ１３を設けておき、エツチングの初期はSiと
Si3N4のエツチング速度比（Si／Si3N4）の大き
な条件（５以上）でエツチングを行ない、次に
Si／Si3N4の小さな条件（ほぼ１〜５）でエツチ
ングすると、Si3N4膜５がエツチされて次第に後
退するため、溝の上部１４にSi3N4マスク５の後
退による緩やかな傾斜を形成することができる。
また、SiO2膜４のサイドエツチングと弗硝酸
によるSiエツチングを交互に行なうことによつて
多少段が生じるが任意の傾斜を持つた溝を形成す
ることができ、実用可能である。
によるSiエツチングを交互に行なうことによつて
多少段が生じるが任意の傾斜を持つた溝を形成す
ることができ、実用可能である。
本発明によれば、所要面積が小さく、かつ、上
面の平坦化が容易な溝をアイソレーシヨン溝とし
て有しているため、高集積密度を有する半導体集
積回路に極めて有用である。
面の平坦化が容易な溝をアイソレーシヨン溝とし
て有しているため、高集積密度を有する半導体集
積回路に極めて有用である。
第１図乃至第４図は本発明の一実施例を示す工
程図、第５図は本発明の他の実施例を示す断面図
である。 １……基板、２……埋込層、３……シリコンエ
ピタキシヤル層、４，１０，１３……酸化シリコ
ン膜、５，１１……チツ化シリコン膜、１２……
多結晶シリコン。
程図、第５図は本発明の他の実施例を示す断面図
である。 １……基板、２……埋込層、３……シリコンエ
ピタキシヤル層、４，１０，１３……酸化シリコ
ン膜、５，１１……チツ化シリコン膜、１２……
多結晶シリコン。
Claims (1)
- １ 半導体基板の表面領域に形成された複数の素
子と、該素子を互いに分離するための素子間分離
用の溝を有する半導体装置において、上記半導体
基板の表面上には第一の酸化シリコン膜が形成さ
れ、上記溝の側面は、それぞれエツチングによつ
て形成された上部および下部を有し、上記側面の
上部の傾斜は上記側面の下部の傾斜より小さく、
上記溝内には、上記溝の底面および側面に沿つて
形成された第二の酸化シリコン膜と窒化シリコン
膜からなる二層の絶縁膜と、該絶縁膜上に形成さ
れ上記溝を充填する多結晶シリコンを有し、該多
結晶シリコン上には、該多結晶シリコンの表面を
酸化して形成された、上記第一の酸化シリコン膜
よりも大きい膜厚を有する第三の酸化シリコン膜
が形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371488A JPS63313834A (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371488A JPS63313834A (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12798780A Division JPS5760851A (en) | 1980-09-17 | 1980-09-17 | Dielectric isolation of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313834A JPS63313834A (ja) | 1988-12-21 |
| JPH0522390B2 true JPH0522390B2 (ja) | 1993-03-29 |
Family
ID=11564988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371488A Granted JPS63313834A (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63313834A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589333A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 半導体装置 |
| JP3422593B2 (ja) * | 1995-04-07 | 2003-06-30 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2001326273A (ja) | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| JP2001351895A (ja) | 2000-06-09 | 2001-12-21 | Denso Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432277A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Method of forming silicon area isolated from dielectric |
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
-
1988
- 1988-01-13 JP JP371488A patent/JPS63313834A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432277A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Method of forming silicon area isolated from dielectric |
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63313834A (ja) | 1988-12-21 |
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