JP2001326273A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001326273A JP2001326273A JP2000143303A JP2000143303A JP2001326273A JP 2001326273 A JP2001326273 A JP 2001326273A JP 2000143303 A JP2000143303 A JP 2000143303A JP 2000143303 A JP2000143303 A JP 2000143303A JP 2001326273 A JP2001326273 A JP 2001326273A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- film
- groove
- forming
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 61
- 239000010408 film Substances 0.000 claims abstract description 291
- 238000005530 etching Methods 0.000 claims abstract description 130
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000010409 thin film Substances 0.000 claims abstract description 81
- 230000008569 process Effects 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 232
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 42
- 230000008021 deposition Effects 0.000 claims description 36
- 238000010438 heat treatment Methods 0.000 claims description 20
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 17
- 229910017604 nitric acid Inorganic materials 0.000 claims description 17
- 239000011259 mixed solution Substances 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 239000002994 raw material Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract description 33
- 239000003990 capacitor Substances 0.000 description 42
- 239000000463 material Substances 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 241000282836 Camelus dromedarius Species 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000006116 polymerization reaction Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Weting (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 溝内に埋め込むために成膜した多結晶シリコ
ン堆積膜のエッチバック時における形状バラツキを低減
し、半導体基板表面の平坦度を高めること。 【解決手段】 多結晶シリコン堆積工程（ｈ）では、絶
縁膜５上に多結晶シリコン堆積膜６を堆積して、溝４の
内部に多結晶シリコンを充填する。薄膜形成工程（ｉ）
では、多結晶シリコンに対してエッチング選択性を持ち
且つ熱流動性がある選択性薄膜８を成膜し、リフロー処
理などによって表面を平坦化する。薄膜エッチング工程
（ｊ）では、選択性薄膜８のエッチバックを行い、多結
晶シリコン堆積膜６の窪み７内に位置した自己整合マス
ク９を形成する。多結晶シリコンエッチング工程（ｋ）
では、自己整合マスク９が形成された多結晶シリコン堆
積膜６を湿式の等方性エッチングによりエッチバック
し、溝４内に充填された状態の多結晶シリコン埋め込み
層１０を得る。
ン堆積膜のエッチバック時における形状バラツキを低減
し、半導体基板表面の平坦度を高めること。 【解決手段】 多結晶シリコン堆積工程（ｈ）では、絶
縁膜５上に多結晶シリコン堆積膜６を堆積して、溝４の
内部に多結晶シリコンを充填する。薄膜形成工程（ｉ）
では、多結晶シリコンに対してエッチング選択性を持ち
且つ熱流動性がある選択性薄膜８を成膜し、リフロー処
理などによって表面を平坦化する。薄膜エッチング工程
（ｊ）では、選択性薄膜８のエッチバックを行い、多結
晶シリコン堆積膜６の窪み７内に位置した自己整合マス
ク９を形成する。多結晶シリコンエッチング工程（ｋ）
では、自己整合マスク９が形成された多結晶シリコン堆
積膜６を湿式の等方性エッチングによりエッチバック
し、溝４内に充填された状態の多結晶シリコン埋め込み
層１０を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に対し
て絶縁分離構造や埋め込みゲートなどを実現するために
必要な溝を形成するようにした半導体装置の製造方法に
関する。
て絶縁分離構造や埋め込みゲートなどを実現するために
必要な溝を形成するようにした半導体装置の製造方法に
関する。
【０００２】
【発明が解決しようとする課題】近年では、各種半導体
装置の集積度の向上に伴い、溝（トレンチ）を用いた絶
縁分離（トレンチアイソレーション）構造を備えた半導
体装置や、溝による埋め込みゲート（トレンチ型ゲー
ト）を用いた半導体装置が提案されている。
装置の集積度の向上に伴い、溝（トレンチ）を用いた絶
縁分離（トレンチアイソレーション）構造を備えた半導
体装置や、溝による埋め込みゲート（トレンチ型ゲー
ト）を用いた半導体装置が提案されている。
【０００３】このような半導体装置を製造する場合、従
来では、図１６に示す方法が採られていた。すなわち、
図１６は半導体装置の製造工程の一部を模式的に示すも
ので、半導体基板５１上には、マスク材を成膜するマス
ク材形成工程（ａ）、マスク材をパターニングするマス
ク材開口工程（ｂ）を順次実行することによって、所定
位置に開口部５２ａを備えたエッチング用のマスク５２
が形成される。次いで、マスク５２を利用した溝形成工
程（ｃ）において、半導体基板５１に対し厚さ方向の異
方性ドライエッチングを行うことにより溝５３が形成さ
れる。
来では、図１６に示す方法が採られていた。すなわち、
図１６は半導体装置の製造工程の一部を模式的に示すも
ので、半導体基板５１上には、マスク材を成膜するマス
ク材形成工程（ａ）、マスク材をパターニングするマス
ク材開口工程（ｂ）を順次実行することによって、所定
位置に開口部５２ａを備えたエッチング用のマスク５２
が形成される。次いで、マスク５２を利用した溝形成工
程（ｃ）において、半導体基板５１に対し厚さ方向の異
方性ドライエッチングを行うことにより溝５３が形成さ
れる。
【０００４】この異方性エッチング後には、溝５３の形
状改善及び半導体基板５１表面のエッチングダメージ層
の除去などを目的として、熱酸化膜（犠牲酸化膜）形成
工程（ｄ）、熱酸化膜除去工程（ｅ）を順次実行した後
に、マスク５２を除去するマスク材除去工程（ｆ）を実
行し、さらに、この状態から、溝５３の内壁面を含む半
導体基板５１の表面に例えば熱酸化により絶縁膜５４を
成膜する絶縁膜形成工程（ｇ）を実行する。
状改善及び半導体基板５１表面のエッチングダメージ層
の除去などを目的として、熱酸化膜（犠牲酸化膜）形成
工程（ｄ）、熱酸化膜除去工程（ｅ）を順次実行した後
に、マスク５２を除去するマスク材除去工程（ｆ）を実
行し、さらに、この状態から、溝５３の内壁面を含む半
導体基板５１の表面に例えば熱酸化により絶縁膜５４を
成膜する絶縁膜形成工程（ｇ）を実行する。
【０００５】そして、溝５３の表面を平坦化するため
に、その絶縁膜５４上に例えばＣＶＤ装置により多結晶
シリコン堆積膜５５を成膜する多結晶シリコン堆積工程
（ｈ）を実行して、溝５３の内部に多結晶シリコンを充
填した状態とし、この状態から多結晶シリコン堆積膜５
５をエッチバックして平坦化するというエッチング工程
（ｉ）を実行し、最終的に溝５３内に充填された状態の
多結晶シリコン埋め込み層５６を得る。
に、その絶縁膜５４上に例えばＣＶＤ装置により多結晶
シリコン堆積膜５５を成膜する多結晶シリコン堆積工程
（ｈ）を実行して、溝５３の内部に多結晶シリコンを充
填した状態とし、この状態から多結晶シリコン堆積膜５
５をエッチバックして平坦化するというエッチング工程
（ｉ）を実行し、最終的に溝５３内に充填された状態の
多結晶シリコン埋め込み層５６を得る。
【０００６】しかしながら、この方法では、エッチング
工程でのエッチング量の制御が難しく、また、多結晶シ
リコン堆積膜５５の成膜時に溝５３の中央部に対応した
位置に生じる窪み５７（図１６（ｈ）参照））部分での
エッチング進行に起因して、その多結晶シリコン堆積膜
５５のエッチバック後において溝５３の内部に急峻な段
差を生ずることになり、その平坦化が難しくなるという
欠点があった。
工程でのエッチング量の制御が難しく、また、多結晶シ
リコン堆積膜５５の成膜時に溝５３の中央部に対応した
位置に生じる窪み５７（図１６（ｈ）参照））部分での
エッチング進行に起因して、その多結晶シリコン堆積膜
５５のエッチバック後において溝５３の内部に急峻な段
差を生ずることになり、その平坦化が難しくなるという
欠点があった。
【０００７】この平坦化により生じる溝の端部の急峻な
段差を改善するために、従来より、特開昭６３ー３１３
８３４号公報や特開平１ー１０７５５４号公報に記載さ
れているように、溝の開口部に他の部位より傾斜が緩い
テーパー部分を形成することにより、溝の端部に急峻な
段差を改善する技術が提案されている。
段差を改善するために、従来より、特開昭６３ー３１３
８３４号公報や特開平１ー１０７５５４号公報に記載さ
れているように、溝の開口部に他の部位より傾斜が緩い
テーパー部分を形成することにより、溝の端部に急峻な
段差を改善する技術が提案されている。
【０００８】しかし、これらの技術によれば、溝の端部
での段差は改善されるものの、多結晶シリコンを溝内に
埋め込んだ状態時に、その溝の中央部に対応した位置に
発生する窪みに起因する平坦化処理後の溝内部段差を改
善することができないという問題点が依然として存在す
る。
での段差は改善されるものの、多結晶シリコンを溝内に
埋め込んだ状態時に、その溝の中央部に対応した位置に
発生する窪みに起因する平坦化処理後の溝内部段差を改
善することができないという問題点が依然として存在す
る。
【０００９】図１６のような製造方法の場合、多結晶シ
リコンによる溝５３の埋め込み時において当該溝５３の
中央部に対応した位置に発生する窪み５７の深さは、成
膜された多結晶シリコン（多結晶シリコン堆積膜５
５））の膜厚と窪み深さとの関係を示す図１７のよう
に、溝５３の幅寸法：Ｗにより若干の違いはあるもの
の、多結晶シリコン堆積膜５５の膜厚が大きくなるのに
連れて浅くなるが、ある値で飽和する傾向をある。すな
わち、溝５３に埋め込むための多結晶シリコン堆積膜５
５を厚く成膜して窪み５７の深さを浅くすることが可能
であるが、これには限度があるため、多結晶シリコンに
よる埋め込みだけで溝５３の表面部を平坦にすることは
困難になる。
リコンによる溝５３の埋め込み時において当該溝５３の
中央部に対応した位置に発生する窪み５７の深さは、成
膜された多結晶シリコン（多結晶シリコン堆積膜５
５））の膜厚と窪み深さとの関係を示す図１７のよう
に、溝５３の幅寸法：Ｗにより若干の違いはあるもの
の、多結晶シリコン堆積膜５５の膜厚が大きくなるのに
連れて浅くなるが、ある値で飽和する傾向をある。すな
わち、溝５３に埋め込むための多結晶シリコン堆積膜５
５を厚く成膜して窪み５７の深さを浅くすることが可能
であるが、これには限度があるため、多結晶シリコンに
よる埋め込みだけで溝５３の表面部を平坦にすることは
困難になる。
【００１０】さらに、半導体基板に形成した溝の表面を
平坦化するための別の従来技術として、平坦化処理用の
多結晶シリコン堆積膜を成膜したときに溝の中央部に対
応した位置に生ずる窪みの影響を低減し、且つ溝表面を
平坦化にするために、図１８に示すような製造方法が考
えられている。すなわち、図１８は半導体装置の製造工
程の一部を模式的に示すもので、半導体基板５８上に
は、酸化膜５９を成膜する酸化膜形成工程（ａ）を実行
した後に、マスク材を成膜するマスク材形成工程
（ｂ）、フォトリソグラフィ技術を利用したマスク材・
酸化膜開口工程（ｃ）を順次実行することによって開口
部６０ａを備えたエッチング用のマスク６０が形成さ
れ、さらに、マスク６０を利用した異方性ドライエッチ
ングによる溝形成工程（ｄ）の実行に応じて溝６１が形
成される。
平坦化するための別の従来技術として、平坦化処理用の
多結晶シリコン堆積膜を成膜したときに溝の中央部に対
応した位置に生ずる窪みの影響を低減し、且つ溝表面を
平坦化にするために、図１８に示すような製造方法が考
えられている。すなわち、図１８は半導体装置の製造工
程の一部を模式的に示すもので、半導体基板５８上に
は、酸化膜５９を成膜する酸化膜形成工程（ａ）を実行
した後に、マスク材を成膜するマスク材形成工程
（ｂ）、フォトリソグラフィ技術を利用したマスク材・
酸化膜開口工程（ｃ）を順次実行することによって開口
部６０ａを備えたエッチング用のマスク６０が形成さ
れ、さらに、マスク６０を利用した異方性ドライエッチ
ングによる溝形成工程（ｄ）の実行に応じて溝６１が形
成される。
【００１１】この状態から、熱酸化膜（犠牲酸化膜）形
成工程（ｅ）、熱酸化膜除去工程（ｆ）を順次実行し
て、溝６１の形状改善などを図った後に、マスク６０を
残したまま溝６１の内部に熱酸化により絶縁膜５９を成
膜する絶縁膜形成工程（ｇ）を実行し、基板表面に例え
ばＣＶＤ装置により多結晶シリコン堆積膜６２を成膜す
る多結晶シリコン堆積工程（ｈ）を実行して、溝６１の
内部に多結晶シリコンを充填した状態とする。この後
に、例えば、ＣＭＰ（Chemical Mechanical olish）な
どの研磨手法により半導体基板５８上の余分な多結晶シ
リコンを取り除く研磨工程（ｉ）、マスク６０を除去す
るマスク材除去工程（ｊ）を順次実行し、さらに、基板
表面に対して突き出た少量の多結晶シリコン堆積膜６２
を基板表面までエッチングするエッチング工程（ｋ）を
実行して、溝６１の表面と基板表面との段差を解消し、
最終的に溝６１内に充填された状態の多結晶シリコン埋
め込み層６３を得る。
成工程（ｅ）、熱酸化膜除去工程（ｆ）を順次実行し
て、溝６１の形状改善などを図った後に、マスク６０を
残したまま溝６１の内部に熱酸化により絶縁膜５９を成
膜する絶縁膜形成工程（ｇ）を実行し、基板表面に例え
ばＣＶＤ装置により多結晶シリコン堆積膜６２を成膜す
る多結晶シリコン堆積工程（ｈ）を実行して、溝６１の
内部に多結晶シリコンを充填した状態とする。この後
に、例えば、ＣＭＰ（Chemical Mechanical olish）な
どの研磨手法により半導体基板５８上の余分な多結晶シ
リコンを取り除く研磨工程（ｉ）、マスク６０を除去す
るマスク材除去工程（ｊ）を順次実行し、さらに、基板
表面に対して突き出た少量の多結晶シリコン堆積膜６２
を基板表面までエッチングするエッチング工程（ｋ）を
実行して、溝６１の表面と基板表面との段差を解消し、
最終的に溝６１内に充填された状態の多結晶シリコン埋
め込み層６３を得る。
【００１２】この図１８に示す第２の従来技術によれ
ば、確かに多結晶シリコンによる溝６１の埋め込み時に
その溝６１の中央部に対応した位置に発生する窪み６４
（図１８（ｈ）参照）の影響が無くなり、溝６１の表面
を平坦化するは可能であるが、前記研磨時における基板
表面と研磨面の平行度の調整が難しく、全体（ウエー
ハ）において片減りした研磨状態となり易い。このた
め、前記マクス材除去工程後において、基板表面に対し
て突き出た状態となる多結晶シリコンの高さＨ（図１８
（ｊ）参照）のバラツキが大きくなって、溝６１の端部
の段差にバラツキが生じ、溝表面の平坦化が困難にな
る。また、このように基板表面に対して突き出た状態の
多結晶シリコンをエッチングする際の制御が難しくなる
ため、この点においても平坦化が困難になる。
ば、確かに多結晶シリコンによる溝６１の埋め込み時に
その溝６１の中央部に対応した位置に発生する窪み６４
（図１８（ｈ）参照）の影響が無くなり、溝６１の表面
を平坦化するは可能であるが、前記研磨時における基板
表面と研磨面の平行度の調整が難しく、全体（ウエー
ハ）において片減りした研磨状態となり易い。このた
め、前記マクス材除去工程後において、基板表面に対し
て突き出た状態となる多結晶シリコンの高さＨ（図１８
（ｊ）参照）のバラツキが大きくなって、溝６１の端部
の段差にバラツキが生じ、溝表面の平坦化が困難にな
る。また、このように基板表面に対して突き出た状態の
多結晶シリコンをエッチングする際の制御が難しくなる
ため、この点においても平坦化が困難になる。
【００１３】さらに、基板表面に対して突き出た状態の
多結晶シリコンを比較的制御性の高いドライエッチング
によりエッチングした場合には、エッチングダメージに
より基板表面、特に、溝６１の開口部近傍の絶縁膜５９
の膜質を劣化させ、その溝６１を用いたトレンチ絶縁分
離を行う場合においては分離耐圧の劣化を来たし、ま
た、溝６１を埋め込みゲート（トレンチ型ゲート）に利
用した場合においてはゲート耐圧の劣化という問題点を
引き起こす。
多結晶シリコンを比較的制御性の高いドライエッチング
によりエッチングした場合には、エッチングダメージに
より基板表面、特に、溝６１の開口部近傍の絶縁膜５９
の膜質を劣化させ、その溝６１を用いたトレンチ絶縁分
離を行う場合においては分離耐圧の劣化を来たし、ま
た、溝６１を埋め込みゲート（トレンチ型ゲート）に利
用した場合においてはゲート耐圧の劣化という問題点を
引き起こす。
【００１４】要するに、従来の製造方法を用いた場合、
溝表面の平坦化を十分に達成することができずに溝表面
部に段差が生じたり、半導体基板面内の平坦化形状のバ
ラツキが大きくなるため、溝を用いたトレンチ絶縁分離
の場合には、溝上面に配線が形成できなくなるか、また
は、バラツキの大きい段差上に配線を形成することにな
って、その配線の信頼性を劣化させるという問題点があ
った。また、溝を利用したトレンチ型ゲートの場合に
は、溝表面部の段差に電界が集中し、その電界集中の度
合いが半導体基板面内でバラツキを持つようになって特
性が悪化するという問題点があった。加えて、溝平坦化
時に多結晶シリコンのエッチングを比較的制御性の高い
ドライエッチングにより行った場合には、エッチングダ
メージにより、トレンチ絶縁分離における分離耐圧の劣
化や、埋め込みゲート（トレンチ型ゲート）におけるゲ
ート耐圧の劣化といった問題点が出てくるものであっ
た。
溝表面の平坦化を十分に達成することができずに溝表面
部に段差が生じたり、半導体基板面内の平坦化形状のバ
ラツキが大きくなるため、溝を用いたトレンチ絶縁分離
の場合には、溝上面に配線が形成できなくなるか、また
は、バラツキの大きい段差上に配線を形成することにな
って、その配線の信頼性を劣化させるという問題点があ
った。また、溝を利用したトレンチ型ゲートの場合に
は、溝表面部の段差に電界が集中し、その電界集中の度
合いが半導体基板面内でバラツキを持つようになって特
性が悪化するという問題点があった。加えて、溝平坦化
時に多結晶シリコンのエッチングを比較的制御性の高い
ドライエッチングにより行った場合には、エッチングダ
メージにより、トレンチ絶縁分離における分離耐圧の劣
化や、埋め込みゲート（トレンチ型ゲート）におけるゲ
ート耐圧の劣化といった問題点が出てくるものであっ
た。
【００１５】そこで、本発明の目的は、溝内に埋め込む
ために成膜した多結晶シリコン堆積膜をエッチングする
際の制御性の向上、並びにエッチング時の形状バラツキ
の低減を実現でき、これにより溝表面段差を低減して半
導体基板表面の平坦度を高めることができる半導体装置
の製造方法を提供することにある。
ために成膜した多結晶シリコン堆積膜をエッチングする
際の制御性の向上、並びにエッチング時の形状バラツキ
の低減を実現でき、これにより溝表面段差を低減して半
導体基板表面の平坦度を高めることができる半導体装置
の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法によれば、半導体基板に対し厚さ方向の異
方性エッチングを行うことにより溝を形成する工程の実
行後に、その溝の内壁面に絶縁膜を成膜する工程が行わ
れ、この状態から、半導体基板の表面側に多結晶シリコ
ン堆積膜を成膜する工程が行われるのに応じて溝内に多
結晶シリコンが充填された状態となる。このような成膜
に応じて溝に対する多結晶シリコンの充填が行われた場
合、上記多結晶シリコン堆積膜における溝中央部との対
応部分の表面に下方側（溝側）にへこんだ窪みができる
ようになる。この後、上記多結晶シリコン堆積膜の表面
に、多結晶シリコンのエッチング時にその多結晶シリコ
ンに対して選択性を持つ選択性薄膜を成膜する工程が行
われるのに応じて、前記窪みが当該選択性薄膜により埋
められた状態となる。
置の製造方法によれば、半導体基板に対し厚さ方向の異
方性エッチングを行うことにより溝を形成する工程の実
行後に、その溝の内壁面に絶縁膜を成膜する工程が行わ
れ、この状態から、半導体基板の表面側に多結晶シリコ
ン堆積膜を成膜する工程が行われるのに応じて溝内に多
結晶シリコンが充填された状態となる。このような成膜
に応じて溝に対する多結晶シリコンの充填が行われた場
合、上記多結晶シリコン堆積膜における溝中央部との対
応部分の表面に下方側（溝側）にへこんだ窪みができる
ようになる。この後、上記多結晶シリコン堆積膜の表面
に、多結晶シリコンのエッチング時にその多結晶シリコ
ンに対して選択性を持つ選択性薄膜を成膜する工程が行
われるのに応じて、前記窪みが当該選択性薄膜により埋
められた状態となる。
【００１７】この状態から、選択性薄膜をエッチバック
する工程、多結晶シリコン堆積膜をエッチバックする工
程が順次行われるものであり、これにより、内壁面に絶
縁膜が成膜された溝の内部に充填された状態の多結晶シ
リコン埋め込み層を得ることができる。この多結晶シリ
コン埋め込み層は、半導体基板における絶縁分離（トレ
ンチアイソレーション）構造や、埋め込みゲート（トレ
ンチ型ゲート）などに使用できることになる。
する工程、多結晶シリコン堆積膜をエッチバックする工
程が順次行われるものであり、これにより、内壁面に絶
縁膜が成膜された溝の内部に充填された状態の多結晶シ
リコン埋め込み層を得ることができる。この多結晶シリ
コン埋め込み層は、半導体基板における絶縁分離（トレ
ンチアイソレーション）構造や、埋め込みゲート（トレ
ンチ型ゲート）などに使用できることになる。
【００１８】この場合、上記選択性薄膜のエッチバック
工程が終了した段階で、多結晶シリコン堆積膜表面の窪
み内に、これを埋めた状態の選択性薄膜を残した状態と
することができ、この窪み内に残った選択性薄膜を、次
の多結晶シリコン堆積膜のエッチバック工程において、
溝の位置に対応して自己整合的に形成されたエッチング
マスクとして機能させ得るようになる。
工程が終了した段階で、多結晶シリコン堆積膜表面の窪
み内に、これを埋めた状態の選択性薄膜を残した状態と
することができ、この窪み内に残った選択性薄膜を、次
の多結晶シリコン堆積膜のエッチバック工程において、
溝の位置に対応して自己整合的に形成されたエッチング
マスクとして機能させ得るようになる。
【００１９】このような自己整合的なエッチングマスク
が形成された状態では、多結晶シリコン堆積膜のエッチ
バック時において、溝に対応した部分の多結晶シリコン
のエッチングの進行が抑えられてその制御性が向上する
から、溝中央部に対応した多結晶シリコン堆積膜の窪み
部分でのエッチング進行に起因して溝内部に急峻な段差
が生ずる事態が抑制されるようになる。つまり、多結晶
シリコンに対してエッチング選択性を有する選択性薄膜
を成膜すると共に、これをエッチバックするという各工
程を追加するだけの容易な手法で、多結晶シリコン堆積
膜のエッチバックによる平坦化処理後における溝表面段
差を低減できて、半導体基板表面の平坦度の向上を実現
できるようになる。
が形成された状態では、多結晶シリコン堆積膜のエッチ
バック時において、溝に対応した部分の多結晶シリコン
のエッチングの進行が抑えられてその制御性が向上する
から、溝中央部に対応した多結晶シリコン堆積膜の窪み
部分でのエッチング進行に起因して溝内部に急峻な段差
が生ずる事態が抑制されるようになる。つまり、多結晶
シリコンに対してエッチング選択性を有する選択性薄膜
を成膜すると共に、これをエッチバックするという各工
程を追加するだけの容易な手法で、多結晶シリコン堆積
膜のエッチバックによる平坦化処理後における溝表面段
差を低減できて、半導体基板表面の平坦度の向上を実現
できるようになる。
【００２０】請求項２記載の製造方法によれば、半導体
基板に対し溝を形成する工程の実行後において、その溝
の内壁面に絶縁膜を成膜することなく、半導体基板の表
面側に多結晶シリコン堆積膜を成膜する工程が行われ、
これに応じて溝内に多結晶シリコンが充填された状態、
つまり、多結晶シリコンと半導体基板が直接的に接触さ
れた状態となる。このような多結晶シリコン堆積膜の成
膜に応じて溝に対する多結晶シリコンの充填が行われた
場合、その多結晶シリコン堆積膜における溝中央部との
対応部分の表面に下方側（溝側）にへこんだ窪みができ
るようになる。この後、上記多結晶シリコン堆積膜の表
面に、多結晶シリコンのエッチング時にその多結晶シリ
コンに対して選択性を持つ選択性薄膜を成膜する工程が
行われるのに応じて、前記窪みが当該選択性薄膜により
埋められた状態となる。
基板に対し溝を形成する工程の実行後において、その溝
の内壁面に絶縁膜を成膜することなく、半導体基板の表
面側に多結晶シリコン堆積膜を成膜する工程が行われ、
これに応じて溝内に多結晶シリコンが充填された状態、
つまり、多結晶シリコンと半導体基板が直接的に接触さ
れた状態となる。このような多結晶シリコン堆積膜の成
膜に応じて溝に対する多結晶シリコンの充填が行われた
場合、その多結晶シリコン堆積膜における溝中央部との
対応部分の表面に下方側（溝側）にへこんだ窪みができ
るようになる。この後、上記多結晶シリコン堆積膜の表
面に、多結晶シリコンのエッチング時にその多結晶シリ
コンに対して選択性を持つ選択性薄膜を成膜する工程が
行われるのに応じて、前記窪みが当該選択性薄膜により
埋められた状態となる。
【００２１】この状態から、選択性薄膜をエッチバック
する工程、多結晶シリコン堆積膜をエッチバックする工
程が順次行われるものであり、これにより、溝の内部に
半導体基板と接触状態で充填された多結晶シリコン埋め
込み層を得ることができる。この多結晶シリコン埋め込
み層は、例えば小電流素子用の多結晶シリコンプラグな
どに使用できることになる。
する工程、多結晶シリコン堆積膜をエッチバックする工
程が順次行われるものであり、これにより、溝の内部に
半導体基板と接触状態で充填された多結晶シリコン埋め
込み層を得ることができる。この多結晶シリコン埋め込
み層は、例えば小電流素子用の多結晶シリコンプラグな
どに使用できることになる。
【００２２】この場合、上記選択性薄膜のエッチバック
工程が終了した段階で、多結晶シリコン堆積膜表面の窪
み内に、これを埋めた状態の選択性薄膜を残した状態と
することができ、この窪み内に残った選択性薄膜を、次
の多結晶シリコン堆積膜のエッチバック工程において、
溝の位置に対応して自己整合的に形成されたエッチング
マスクとして機能させ得るようになるから、請求項１記
載の製造方法と同様に、選択性薄膜を成膜すると共に、
これをエッチバックするという各工程を追加するだけの
容易な手法で、多結晶シリコン堆積膜のエッチバックに
よる平坦化処理後における溝表面段差を低減できて、半
導体基板表面の平坦度の向上を実現できるようになる。
工程が終了した段階で、多結晶シリコン堆積膜表面の窪
み内に、これを埋めた状態の選択性薄膜を残した状態と
することができ、この窪み内に残った選択性薄膜を、次
の多結晶シリコン堆積膜のエッチバック工程において、
溝の位置に対応して自己整合的に形成されたエッチング
マスクとして機能させ得るようになるから、請求項１記
載の製造方法と同様に、選択性薄膜を成膜すると共に、
これをエッチバックするという各工程を追加するだけの
容易な手法で、多結晶シリコン堆積膜のエッチバックに
よる平坦化処理後における溝表面段差を低減できて、半
導体基板表面の平坦度の向上を実現できるようになる。
【００２３】請求項３記載の製造方法によれば、多結晶
シリコン堆積膜のエッチバックの前に、その多結晶シリ
コン堆積膜が熱処理により緻密化されるから、溝の内部
に形成される多結晶シリコン埋め込み層の電気的特性の
向上などを図り得るようになる。
シリコン堆積膜のエッチバックの前に、その多結晶シリ
コン堆積膜が熱処理により緻密化されるから、溝の内部
に形成される多結晶シリコン埋め込み層の電気的特性の
向上などを図り得るようになる。
【００２４】請求項４記載の製造方法によれば、多結晶
シリコン堆積膜のエッチバックの前に、その多結晶シリ
コン堆積膜が熱処理により緻密化されるから、溝の内部
に形成される多結晶シリコン埋め込み層の電気的特性の
向上などを図り得るようになる。また、上記熱処理時に
は、多結晶シリコン堆積膜上に成膜された選択性薄膜も
緻密化されることになり、この選択性薄膜に熱流動性が
ある材質であった場合には、多結晶シリコン堆積膜にお
ける溝中央部との対応部分の表面に形成された窪みの深
さより、選択性薄膜に上記窪みと対応した状態で形成さ
れる窪みの深さが浅くなる。このため、選択性薄膜の平
坦性が高められるようになり、その選択性薄膜のエッチ
バック工程が終了した段階で、多結晶シリコン堆積膜表
面の窪み内に残された状態となる選択性薄膜、つまり自
己整合的なエッチングマスクを確実に形成することが可
能となる。この結果、その後に多結晶シリコン堆積膜の
エッチバック工程が行われた場合に、溝に対応した部分
の多結晶シリコンのエッチングの進行を効果的に抑制で
きるようになって、溝表面段差のさらなる低減及びこれ
に伴う半導体基板表面の平坦化を実現できるようにな
る。
シリコン堆積膜のエッチバックの前に、その多結晶シリ
コン堆積膜が熱処理により緻密化されるから、溝の内部
に形成される多結晶シリコン埋め込み層の電気的特性の
向上などを図り得るようになる。また、上記熱処理時に
は、多結晶シリコン堆積膜上に成膜された選択性薄膜も
緻密化されることになり、この選択性薄膜に熱流動性が
ある材質であった場合には、多結晶シリコン堆積膜にお
ける溝中央部との対応部分の表面に形成された窪みの深
さより、選択性薄膜に上記窪みと対応した状態で形成さ
れる窪みの深さが浅くなる。このため、選択性薄膜の平
坦性が高められるようになり、その選択性薄膜のエッチ
バック工程が終了した段階で、多結晶シリコン堆積膜表
面の窪み内に残された状態となる選択性薄膜、つまり自
己整合的なエッチングマスクを確実に形成することが可
能となる。この結果、その後に多結晶シリコン堆積膜の
エッチバック工程が行われた場合に、溝に対応した部分
の多結晶シリコンのエッチングの進行を効果的に抑制で
きるようになって、溝表面段差のさらなる低減及びこれ
に伴う半導体基板表面の平坦化を実現できるようにな
る。
【００２５】請求項５及び６記載の各製造方法によれ
ば、選択性薄膜として、熱流動性があるＴＥＯＳを原料
としたＣＶＤ酸化膜、或いは同じく熱流動性がある燐若
しくは硼素の少なくともいずれかの不純物を含んだＣＶ
Ｄ酸化膜が用いられるから、選択性薄膜の平坦性を十分
に高めることが可能になる。従って、選択性薄膜のエッ
チバック工程が終了した段階で、多結晶シリコン堆積膜
表面の窪み内に残された状態となる選択性薄膜（自己整
合的なエッチングマスク）を確実に形成することが可能
となり、結果的に半導体基板表面のさらなる平坦化を実
現できるようになる。
ば、選択性薄膜として、熱流動性があるＴＥＯＳを原料
としたＣＶＤ酸化膜、或いは同じく熱流動性がある燐若
しくは硼素の少なくともいずれかの不純物を含んだＣＶ
Ｄ酸化膜が用いられるから、選択性薄膜の平坦性を十分
に高めることが可能になる。従って、選択性薄膜のエッ
チバック工程が終了した段階で、多結晶シリコン堆積膜
表面の窪み内に残された状態となる選択性薄膜（自己整
合的なエッチングマスク）を確実に形成することが可能
となり、結果的に半導体基板表面のさらなる平坦化を実
現できるようになる。
【００２６】請求項７記載の製造方法によれば、選択性
薄膜のエッチバック工程が異方性エッチングにより行わ
れるから、その選択性薄膜の除去を必要且つ十分に行う
ことが可能になる。
薄膜のエッチバック工程が異方性エッチングにより行わ
れるから、その選択性薄膜の除去を必要且つ十分に行う
ことが可能になる。
【００２７】請求項８記載の製造方法によれば、半導体
基板に対し厚さ方向の異方性エッチングを行うことによ
り溝を形成する工程の実行後に、その溝の内壁面に絶縁
膜を成膜する工程が行われ、この状態から、半導体基板
の表面側に多結晶シリコン堆積膜を成膜する工程が行わ
れるのに応じて溝内に多結晶シリコンが充填された状態
となる。このような成膜に応じて溝に対する多結晶シリ
コンの充填が行われた場合、上記多結晶シリコン堆積膜
における溝中央部との対応部分の表面に下方側（溝側）
にへこんだ窪みができるようになる。この後、上記多結
晶シリコン堆積膜に熱処理を施すことにより熱酸化膜を
形成する工程が行われるのに応じて、前記多結晶シリコ
ン堆積膜の窪みが当該熱酸化膜により埋められた状態と
なる。この場合、上記熱酸化膜は、多結晶シリコンをエ
ッチングする際にエッチング選択性を持つようになる。
基板に対し厚さ方向の異方性エッチングを行うことによ
り溝を形成する工程の実行後に、その溝の内壁面に絶縁
膜を成膜する工程が行われ、この状態から、半導体基板
の表面側に多結晶シリコン堆積膜を成膜する工程が行わ
れるのに応じて溝内に多結晶シリコンが充填された状態
となる。このような成膜に応じて溝に対する多結晶シリ
コンの充填が行われた場合、上記多結晶シリコン堆積膜
における溝中央部との対応部分の表面に下方側（溝側）
にへこんだ窪みができるようになる。この後、上記多結
晶シリコン堆積膜に熱処理を施すことにより熱酸化膜を
形成する工程が行われるのに応じて、前記多結晶シリコ
ン堆積膜の窪みが当該熱酸化膜により埋められた状態と
なる。この場合、上記熱酸化膜は、多結晶シリコンをエ
ッチングする際にエッチング選択性を持つようになる。
【００２８】この状態から、熱酸化膜をエッチバックす
る工程、多結晶シリコン堆積膜をエッチバックする工程
が順次行われるものであり、これにより、内壁面に絶縁
膜が成膜された溝の内部に充填された状態の多結晶シリ
コン埋め込み層を得ることができる。この多結晶シリコ
ン埋め込み層は、半導体基板における絶縁分離（トレン
チアイソレーション）構造や、埋め込みゲート（トレン
チ型ゲート）などに使用できることになる。
る工程、多結晶シリコン堆積膜をエッチバックする工程
が順次行われるものであり、これにより、内壁面に絶縁
膜が成膜された溝の内部に充填された状態の多結晶シリ
コン埋め込み層を得ることができる。この多結晶シリコ
ン埋め込み層は、半導体基板における絶縁分離（トレン
チアイソレーション）構造や、埋め込みゲート（トレン
チ型ゲート）などに使用できることになる。
【００２９】この場合、上記熱酸化膜のエッチバック工
程が終了した段階で、多結晶シリコン堆積膜表面の窪み
内に、これ埋めた状態の熱酸化膜を残した状態とするこ
とができ、この窪み内に残った熱酸化膜を、次の多結晶
シリコン堆積膜のエッチバック工程において、溝の位置
に対応して自己整合的に形成されたエッチングマスクと
して機能させ得るようになる。
程が終了した段階で、多結晶シリコン堆積膜表面の窪み
内に、これ埋めた状態の熱酸化膜を残した状態とするこ
とができ、この窪み内に残った熱酸化膜を、次の多結晶
シリコン堆積膜のエッチバック工程において、溝の位置
に対応して自己整合的に形成されたエッチングマスクと
して機能させ得るようになる。
【００３０】このような自己整合的なエッチングマスク
が形成された状態では、多結晶シリコン堆積膜のエッチ
バック時において、溝に対応した部分の多結晶シリコン
のエッチングの進行が抑えられてその制御性が向上する
から、溝中央部に対応した多結晶シリコン堆積膜の窪み
部分でのエッチング進行に起因して溝内部に急峻な段差
が生ずる事態が抑制されるようになる。つまり、多結晶
シリコンに対してエッチング選択性を有する熱酸化膜を
成膜すると共に、これをエッチバックするという各工程
を追加するだけの容易な手法で、多結晶シリコン堆積膜
のエッチバックによる平坦化処理後における溝表面段差
を低減できて、半導体基板表面の平坦度の向上を実現で
きるようになる。また、上記熱酸化膜を成膜するための
熱処理時に応じて、多結晶シリコン堆積膜の緻密化も同
時に図り得るから、溝の内部に形成される多結晶シリコ
ン埋め込み層の電気的特性の向上などを図り得るように
なる。
が形成された状態では、多結晶シリコン堆積膜のエッチ
バック時において、溝に対応した部分の多結晶シリコン
のエッチングの進行が抑えられてその制御性が向上する
から、溝中央部に対応した多結晶シリコン堆積膜の窪み
部分でのエッチング進行に起因して溝内部に急峻な段差
が生ずる事態が抑制されるようになる。つまり、多結晶
シリコンに対してエッチング選択性を有する熱酸化膜を
成膜すると共に、これをエッチバックするという各工程
を追加するだけの容易な手法で、多結晶シリコン堆積膜
のエッチバックによる平坦化処理後における溝表面段差
を低減できて、半導体基板表面の平坦度の向上を実現で
きるようになる。また、上記熱酸化膜を成膜するための
熱処理時に応じて、多結晶シリコン堆積膜の緻密化も同
時に図り得るから、溝の内部に形成される多結晶シリコ
ン埋め込み層の電気的特性の向上などを図り得るように
なる。
【００３１】請求項９記載の製造方法によれば、半導体
基板に対し溝を形成する工程の実行後において、その溝
の内壁面に絶縁膜を成膜することなく、半導体基板の表
面側に多結晶シリコン堆積膜を成膜する工程が行われ、
これに応じて溝内に多結晶シリコンが充填された状態、
つまり、多結晶シリコンと半導体基板が直接的に接触さ
れた状態となる。このような多結晶シリコン堆積膜の成
膜に応じて溝に対する多結晶シリコンの充填が行われた
場合、その多結晶シリコン堆積膜における溝中央部との
対応部分の表面に下方側（溝側）にへこんだ窪みができ
るようになる。この後、上記多結晶シリコン堆積膜の表
面に、多結晶シリコンのエッチング時にその多結晶シリ
コンに対して選択性を持つ熱酸化膜を成膜する工程が行
われるのに応じて、前記窪みが当該熱酸化膜により埋め
られた状態となる。
基板に対し溝を形成する工程の実行後において、その溝
の内壁面に絶縁膜を成膜することなく、半導体基板の表
面側に多結晶シリコン堆積膜を成膜する工程が行われ、
これに応じて溝内に多結晶シリコンが充填された状態、
つまり、多結晶シリコンと半導体基板が直接的に接触さ
れた状態となる。このような多結晶シリコン堆積膜の成
膜に応じて溝に対する多結晶シリコンの充填が行われた
場合、その多結晶シリコン堆積膜における溝中央部との
対応部分の表面に下方側（溝側）にへこんだ窪みができ
るようになる。この後、上記多結晶シリコン堆積膜の表
面に、多結晶シリコンのエッチング時にその多結晶シリ
コンに対して選択性を持つ熱酸化膜を成膜する工程が行
われるのに応じて、前記窪みが当該熱酸化膜により埋め
られた状態となる。
【００３２】この状態から、熱酸化膜をエッチバックす
る工程、多結晶シリコン堆積膜をエッチバックする工程
が順次行われるものであり、これにより、溝の内部に半
導体基板と接触状態で充填された多結晶シリコン埋め込
み層を得ることができる。この多結晶シリコン埋め込み
層は、例えば小電流素子用の多結晶シリコンプラグなど
に使用できることになる。
る工程、多結晶シリコン堆積膜をエッチバックする工程
が順次行われるものであり、これにより、溝の内部に半
導体基板と接触状態で充填された多結晶シリコン埋め込
み層を得ることができる。この多結晶シリコン埋め込み
層は、例えば小電流素子用の多結晶シリコンプラグなど
に使用できることになる。
【００３３】この場合、上記熱酸化膜のエッチバック工
程が終了した段階で、多結晶シリコン堆積膜表面の窪み
内に、これを埋めた状態の熱酸化膜を残した状態とする
ことができ、この窪み内に残った熱酸化膜を、次の多結
晶シリコン堆積膜のエッチバック工程において、溝の位
置に対応して自己整合的に形成されたエッチングマスク
として機能させ得るようになるから、請求項８記載の製
造方法と同様に、熱酸化膜を成膜すると共に、これをエ
ッチバックするという各工程を追加するだけの容易な手
法で、多結晶シリコン堆積膜のエッチバックによる平坦
化処理後における溝表面段差を低減できて、半導体基板
表面の平坦度の向上を実現できるようになる。また、こ
の場合にも、上記熱酸化膜を成膜するための熱処理時に
応じて、多結晶シリコン堆積膜の緻密化も同時に図り得
るから、溝の内部に形成される多結晶シリコン埋め込み
層の電気的特性の向上などを図り得るようになる。
程が終了した段階で、多結晶シリコン堆積膜表面の窪み
内に、これを埋めた状態の熱酸化膜を残した状態とする
ことができ、この窪み内に残った熱酸化膜を、次の多結
晶シリコン堆積膜のエッチバック工程において、溝の位
置に対応して自己整合的に形成されたエッチングマスク
として機能させ得るようになるから、請求項８記載の製
造方法と同様に、熱酸化膜を成膜すると共に、これをエ
ッチバックするという各工程を追加するだけの容易な手
法で、多結晶シリコン堆積膜のエッチバックによる平坦
化処理後における溝表面段差を低減できて、半導体基板
表面の平坦度の向上を実現できるようになる。また、こ
の場合にも、上記熱酸化膜を成膜するための熱処理時に
応じて、多結晶シリコン堆積膜の緻密化も同時に図り得
るから、溝の内部に形成される多結晶シリコン埋め込み
層の電気的特性の向上などを図り得るようになる。
【００３４】請求項１０記載の製造方法によれば、多結
晶シリコン堆積膜の表面に成膜された熱酸化膜のエッチ
バック工程が異方性エッチングにより行われるから、そ
の熱酸化膜の除去を必要且つ十分に行うことが可能にな
る。
晶シリコン堆積膜の表面に成膜された熱酸化膜のエッチ
バック工程が異方性エッチングにより行われるから、そ
の熱酸化膜の除去を必要且つ十分に行うことが可能にな
る。
【００３５】請求項１１記載の製造方法によれば、半導
体基板に異方性エッチングにより溝を形成した後に、そ
の溝を含む半導体基板表面に熱酸化により犠牲酸化膜を
成膜する工程と、その犠牲酸化膜を除去する工程とが順
次実行されるから、溝の形状が改善されると共に、半導
体基板表面のエッチングダメージ層が除去されるように
なる。この結果、最終的に得られる半導体装置の電気特
性の向上を期待できることになる。
体基板に異方性エッチングにより溝を形成した後に、そ
の溝を含む半導体基板表面に熱酸化により犠牲酸化膜を
成膜する工程と、その犠牲酸化膜を除去する工程とが順
次実行されるから、溝の形状が改善されると共に、半導
体基板表面のエッチングダメージ層が除去されるように
なる。この結果、最終的に得られる半導体装置の電気特
性の向上を期待できることになる。
【００３６】請求項１２記載の製造方法によれば、多結
晶シリコン堆積膜を成膜する工程において、溝内に多結
晶シリコンを充填した状態で多結晶シリコン堆積膜にお
ける溝との対応部分の表面にできる窪みの底部位置が前
記半導体基板表面と同等の位置若しくは当該表面より高
い位置となるような膜厚まで多結晶シリコンを堆積され
るから、最終的に溝内に充填された状態となる多結晶シ
リコン埋め込み層の表面が当該溝内に陥没した状態にな
ることを抑止でき、溝表面の平坦化を十分に達成するこ
とが可能になる。
晶シリコン堆積膜を成膜する工程において、溝内に多結
晶シリコンを充填した状態で多結晶シリコン堆積膜にお
ける溝との対応部分の表面にできる窪みの底部位置が前
記半導体基板表面と同等の位置若しくは当該表面より高
い位置となるような膜厚まで多結晶シリコンを堆積され
るから、最終的に溝内に充填された状態となる多結晶シ
リコン埋め込み層の表面が当該溝内に陥没した状態にな
ることを抑止でき、溝表面の平坦化を十分に達成するこ
とが可能になる。
【００３７】請求項１３ないし１６記載の製造方法によ
れば、溝表面を含む半導体基板表面全域にダメージを与
えないようにして、半導体基板表面上の多結晶シリコン
堆積膜をエッチバックできるようになる。
れば、溝表面を含む半導体基板表面全域にダメージを与
えないようにして、半導体基板表面上の多結晶シリコン
堆積膜をエッチバックできるようになる。
【００３８】
【発明の実施の形態】（第１の実施の形態）図１には本
発明の第１実施例が示されており、以下これについて説
明する。半導体装置の製造工程の一部を模式的に示す図
１において、半導体基板（シリコン基板）１上には、溝
を形成するためのマスク材を成膜するマスク材形成工程
（ａ）、マスク材をフォトリソグラフィ技術を利用して
パターニングするマスク材開口工程（ｂ）を順次実行す
ることによって、所定位置に開口部２ａを備えたエッチ
ング用のマスク２が形成される。次いで、マスク２を利
用した溝形成工程（ｃ）において、半導体基板１に対し
厚さ方向の異方性ドライエッチングを行うことにより溝
３が形成される。
発明の第１実施例が示されており、以下これについて説
明する。半導体装置の製造工程の一部を模式的に示す図
１において、半導体基板（シリコン基板）１上には、溝
を形成するためのマスク材を成膜するマスク材形成工程
（ａ）、マスク材をフォトリソグラフィ技術を利用して
パターニングするマスク材開口工程（ｂ）を順次実行す
ることによって、所定位置に開口部２ａを備えたエッチ
ング用のマスク２が形成される。次いで、マスク２を利
用した溝形成工程（ｃ）において、半導体基板１に対し
厚さ方向の異方性ドライエッチングを行うことにより溝
３が形成される。
【００３９】次いで、上記異方性エッチング時に溝３の
内部で発生した重合生成物を、例えば希フッ酸溶液によ
り除去した後に、溝３の形状改善及び半導体基板１表面
のエッチングダメージ層の除去などを目的として、例え
ば、酸化温度１１００℃のドライ酸素雰囲気において膜
厚１００ｎｍ程度の熱酸化膜（犠牲酸化膜）を成膜する
熱酸化膜（犠牲酸化膜）形成工程（ｄ）を行い、さら
に、前記熱酸化膜を希フッ酸溶液により除去する熱酸化
膜除去工程（ｅ）を実行した後に、前記マスク２を除去
するマスク材除去工程（ｆ）を実行することにより、円
滑な形状を持ち、且つエッチングダメージ層を低減した
状態の溝４を得る。
内部で発生した重合生成物を、例えば希フッ酸溶液によ
り除去した後に、溝３の形状改善及び半導体基板１表面
のエッチングダメージ層の除去などを目的として、例え
ば、酸化温度１１００℃のドライ酸素雰囲気において膜
厚１００ｎｍ程度の熱酸化膜（犠牲酸化膜）を成膜する
熱酸化膜（犠牲酸化膜）形成工程（ｄ）を行い、さら
に、前記熱酸化膜を希フッ酸溶液により除去する熱酸化
膜除去工程（ｅ）を実行した後に、前記マスク２を除去
するマスク材除去工程（ｆ）を実行することにより、円
滑な形状を持ち、且つエッチングダメージ層を低減した
状態の溝４を得る。
【００４０】次に、溝４の内壁面を含む半導体基板１の
表面に、例えば８００〜９００℃程度の低温熱酸化処理
を施すことにより絶縁膜５を成膜する絶縁膜形成工程
（ｇ）を実行する。尚、この絶縁膜５は、この段階では
少なくとも溝４の内壁面に形成すれば良いものである。
表面に、例えば８００〜９００℃程度の低温熱酸化処理
を施すことにより絶縁膜５を成膜する絶縁膜形成工程
（ｇ）を実行する。尚、この絶縁膜５は、この段階では
少なくとも溝４の内壁面に形成すれば良いものである。
【００４１】そして、溝４の表面の平坦化のために、絶
縁膜５上に例えばＣＶＤ装置により多結晶シリコン堆積
膜６を堆積（成膜）する多結晶シリコン堆積工程（ｈ）
を実行して、溝４の内部に多結晶シリコンを充填する。
この多結晶シリコン堆積工程（ｈ）では、溝４内に多結
晶シリコンを充填した状態で多結晶シリコン堆積膜６に
おける溝４の中央部との対応部分の表面にできる窪み７
の底部位置が、半導体基板１の表面と同等の位置、望ま
しくは当該表面より高い位置となるような膜厚まで多結
晶シリコンを堆積する。
縁膜５上に例えばＣＶＤ装置により多結晶シリコン堆積
膜６を堆積（成膜）する多結晶シリコン堆積工程（ｈ）
を実行して、溝４の内部に多結晶シリコンを充填する。
この多結晶シリコン堆積工程（ｈ）では、溝４内に多結
晶シリコンを充填した状態で多結晶シリコン堆積膜６に
おける溝４の中央部との対応部分の表面にできる窪み７
の底部位置が、半導体基板１の表面と同等の位置、望ま
しくは当該表面より高い位置となるような膜厚まで多結
晶シリコンを堆積する。
【００４２】その後、多結晶シリコン堆積膜６の表面
に、これをエッチングする際に多結晶シリコンに対して
選択性を持つ選択性薄膜８を形成する薄膜形成工程
（ｉ）を実行する。この場合、上記選択性薄膜８は、本
発明の請求項５、６の記載の要件を満たすものとして形
成されるものであり、ＴＥＯＳ（Tetra Ethyl Ortho-Si
licate）を原料としたＣＶＤ酸化膜、或いは燐若しくは
硼素の少なくともいずれかの不純物を含んだＣＶＤ酸化
膜（例えばＢＰＳＧ（Boron-doped Phosphor Silicate
Glass ）膜）として形成され、リフロー処理などによっ
て表面が平坦化される。
に、これをエッチングする際に多結晶シリコンに対して
選択性を持つ選択性薄膜８を形成する薄膜形成工程
（ｉ）を実行する。この場合、上記選択性薄膜８は、本
発明の請求項５、６の記載の要件を満たすものとして形
成されるものであり、ＴＥＯＳ（Tetra Ethyl Ortho-Si
licate）を原料としたＣＶＤ酸化膜、或いは燐若しくは
硼素の少なくともいずれかの不純物を含んだＣＶＤ酸化
膜（例えばＢＰＳＧ（Boron-doped Phosphor Silicate
Glass ）膜）として形成され、リフロー処理などによっ
て表面が平坦化される。
【００４３】この場合、本発明の請求項３に記載の方法
のように、薄膜形成工程（ｉ）の実行に先立って、多結
晶シリコン堆積膜６に熱処理を施すことにより緻密化す
る工程を実行しても良く、また、本発明の請求項４に記
載の方法のように、薄膜形成工程（ｉ）を実行した後
に、多結晶シリコン堆積膜６及び選択性薄膜８に熱処理
を施すことにより緻密化する工程を実行しても良い。
のように、薄膜形成工程（ｉ）の実行に先立って、多結
晶シリコン堆積膜６に熱処理を施すことにより緻密化す
る工程を実行しても良く、また、本発明の請求項４に記
載の方法のように、薄膜形成工程（ｉ）を実行した後
に、多結晶シリコン堆積膜６及び選択性薄膜８に熱処理
を施すことにより緻密化する工程を実行しても良い。
【００４４】次に、薄膜エッチング工程（ｊ）におい
て、選択性薄膜８を異方性エッチングによりエッチバッ
クする。このように選択性薄膜８がエッチバックされる
際には、前記窪み７の内部に充填された部分がエッチン
グされずに残留し、その残留部分が、次に行われる多結
晶シリコンエッチング工程（ｋ）において自己整合的に
形成された自己整合マスク９として機能するようにな
る。
て、選択性薄膜８を異方性エッチングによりエッチバッ
クする。このように選択性薄膜８がエッチバックされる
際には、前記窪み７の内部に充填された部分がエッチン
グされずに残留し、その残留部分が、次に行われる多結
晶シリコンエッチング工程（ｋ）において自己整合的に
形成された自己整合マスク９として機能するようにな
る。
【００４５】上記多結晶シリコンエッチング工程（ｋ）
では、多結晶シリコン堆積膜６を等方性エッチングによ
りエッチバックするものであり、例えばフッ酸：硝酸＝
１：５０〜３００、望ましくはフッ酸：硝酸＝１：１０
０の混合液を使用した湿式処理により前記溝４の表面部
を含む基板表面全域にダメージを与えないようにして多
結晶シリコン堆積膜６をエッチバックし、最終的に溝４
内に充填された状態の多結晶シリコン埋め込み層１０を
得る。
では、多結晶シリコン堆積膜６を等方性エッチングによ
りエッチバックするものであり、例えばフッ酸：硝酸＝
１：５０〜３００、望ましくはフッ酸：硝酸＝１：１０
０の混合液を使用した湿式処理により前記溝４の表面部
を含む基板表面全域にダメージを与えないようにして多
結晶シリコン堆積膜６をエッチバックし、最終的に溝４
内に充填された状態の多結晶シリコン埋め込み層１０を
得る。
【００４６】以上述べた製造方法によれば、多結晶シリ
コンエッチング工程において多結晶シリコン堆積膜６を
エッチバックする際に、溝４に対応した部分の多結晶シ
リコンのエッチングの進行が自己整合マスク９により抑
えられてその制御性が向上するから、溝４の中央部に対
応した多結晶シリコン堆積膜６の窪み７部分でのエッチ
ング進行に起因して溝４内部に急峻な段差が生ずる事態
が抑制されるようになる。つまり、選択性薄膜８を成膜
する薄膜形成工程（ｉ）と、これをエッチバックする薄
膜エッチング工程（ｊ）を追加するだけの容易な手法
で、多結晶シリコン堆積膜６のエッチバックによる平坦
化処理後における溝４の表面段差を低減できて、半導体
基板１表面の平坦度の向上を実現できるようになり、平
坦度、信頼性共に高い状態の多結晶シリコン埋め込み層
１０を得ることができる。
コンエッチング工程において多結晶シリコン堆積膜６を
エッチバックする際に、溝４に対応した部分の多結晶シ
リコンのエッチングの進行が自己整合マスク９により抑
えられてその制御性が向上するから、溝４の中央部に対
応した多結晶シリコン堆積膜６の窪み７部分でのエッチ
ング進行に起因して溝４内部に急峻な段差が生ずる事態
が抑制されるようになる。つまり、選択性薄膜８を成膜
する薄膜形成工程（ｉ）と、これをエッチバックする薄
膜エッチング工程（ｊ）を追加するだけの容易な手法
で、多結晶シリコン堆積膜６のエッチバックによる平坦
化処理後における溝４の表面段差を低減できて、半導体
基板１表面の平坦度の向上を実現できるようになり、平
坦度、信頼性共に高い状態の多結晶シリコン埋め込み層
１０を得ることができる。
【００４７】ここで、上述したような溝４表面の平坦化
に関する効果を説明するために、図１に示す本実施例の
技術により下記の製造条件で多結晶シリコン埋め込み層
１０を形成したサンプルＡの断面形状を電子顕微鏡で撮
影した画像を図２（ａ）に模式的に示し、図１６に示す
従来の技術により下記の製造条件で多結晶シリコン埋め
込み層５６を形成したサンプルＢの断面形状を電子顕微
鏡で撮影した画像を図２（ｂ）に模式的に示す。
に関する効果を説明するために、図１に示す本実施例の
技術により下記の製造条件で多結晶シリコン埋め込み層
１０を形成したサンプルＡの断面形状を電子顕微鏡で撮
影した画像を図２（ａ）に模式的に示し、図１６に示す
従来の技術により下記の製造条件で多結晶シリコン埋め
込み層５６を形成したサンプルＢの断面形状を電子顕微
鏡で撮影した画像を図２（ｂ）に模式的に示す。
【００４８】サンプルＡ…図１に示す製造方法におい
て、溝４を形成し絶縁膜５を成膜した後に、多結晶シリ
コン堆積膜６を、その膜厚が、窪み７の底部位置が半導
体基板１の表面より高い位置となるような膜厚（請求項
１２に記載の要件）となるように、図１７に示す多結晶
シリコン膜厚と窪みの深さとの関係から例えば０．８μ
ｍとなるように成膜し、その後に選択性薄膜８として、
請求項６に記載の要件を満たすＢＰＳＧ膜を膜厚＝０．
５μｍで成膜後、請求項４に記載の方法のように、多結
晶シリコン堆積膜６及び選択性薄膜８に９５０℃、２０
分間の熱処理を実施し、請求項７に記載の異方性エッチ
ングにより、自己整合マスク９を形成した後、請求項１
６に記載のフッ酸：硝酸＝１：１００の混合液を使用し
た湿式処理により多結晶シリコン堆積膜６をエッチバッ
クする。
て、溝４を形成し絶縁膜５を成膜した後に、多結晶シリ
コン堆積膜６を、その膜厚が、窪み７の底部位置が半導
体基板１の表面より高い位置となるような膜厚（請求項
１２に記載の要件）となるように、図１７に示す多結晶
シリコン膜厚と窪みの深さとの関係から例えば０．８μ
ｍとなるように成膜し、その後に選択性薄膜８として、
請求項６に記載の要件を満たすＢＰＳＧ膜を膜厚＝０．
５μｍで成膜後、請求項４に記載の方法のように、多結
晶シリコン堆積膜６及び選択性薄膜８に９５０℃、２０
分間の熱処理を実施し、請求項７に記載の異方性エッチ
ングにより、自己整合マスク９を形成した後、請求項１
６に記載のフッ酸：硝酸＝１：１００の混合液を使用し
た湿式処理により多結晶シリコン堆積膜６をエッチバッ
クする。
【００４９】サンプルＢ…図１６に示す従来技術におい
て絶縁膜５４を成膜後、図１７に示す関係から窪み５７
の深さが飽和する膜厚である膜厚＝１．０μｍの多結晶
シリコン堆積膜５５を成膜し、多結晶シリコンの結晶状
態を一定にするために多結晶シリコン堆積膜５５に対し
９５０℃、２０分間の熱処理を実施すると共に、多結晶
シリコン堆積膜５５の表面を清浄化し、フッ酸：硝酸＝
１：１００の混合液を使用した湿式処理により多結晶シ
リコン堆積膜５５をエッチバックする。この図２から明
らかなように、本実施例の製造方法によるサンプルＡ
は、従来技術によるサンプルＢと比較して、溝開口部の
段差が著しく低減している。
て絶縁膜５４を成膜後、図１７に示す関係から窪み５７
の深さが飽和する膜厚である膜厚＝１．０μｍの多結晶
シリコン堆積膜５５を成膜し、多結晶シリコンの結晶状
態を一定にするために多結晶シリコン堆積膜５５に対し
９５０℃、２０分間の熱処理を実施すると共に、多結晶
シリコン堆積膜５５の表面を清浄化し、フッ酸：硝酸＝
１：１００の混合液を使用した湿式処理により多結晶シ
リコン堆積膜５５をエッチバックする。この図２から明
らかなように、本実施例の製造方法によるサンプルＡ
は、従来技術によるサンプルＢと比較して、溝開口部の
段差が著しく低減している。
【００５０】さらに、サンプルＡに対し、上部ゲート電
極または配線用の多結晶シリコン１０′を成膜しパター
ニングを実施したサンプルＡ′の断面形状を電子顕微鏡
で撮影した画像を図３（ａ）に模式的に示し、図１６に
示した従来技術による製造方法において、エッチングの
制御性が高いドライエッチングにより多結晶シリコン堆
積膜５５をエッチバックした後に、サンプルＡ′と同様
に上部ゲート電極または配線用の多結晶シリコン５６′
を成膜しパターニングを実施したサンプルＢ′の断面形
状を電子顕微鏡で撮影した画像を図３（ｂ）に模式的に
示す。尚、図３のスケールは図２と異なっている。
極または配線用の多結晶シリコン１０′を成膜しパター
ニングを実施したサンプルＡ′の断面形状を電子顕微鏡
で撮影した画像を図３（ａ）に模式的に示し、図１６に
示した従来技術による製造方法において、エッチングの
制御性が高いドライエッチングにより多結晶シリコン堆
積膜５５をエッチバックした後に、サンプルＡ′と同様
に上部ゲート電極または配線用の多結晶シリコン５６′
を成膜しパターニングを実施したサンプルＢ′の断面形
状を電子顕微鏡で撮影した画像を図３（ｂ）に模式的に
示す。尚、図３のスケールは図２と異なっている。
【００５１】この図３から明らかなように、上部ゲート
電極または配線用の多結晶シリコン１０′、５６′の断
面形状が“Ｔ字”の形状となるような構造においても、
本実施例による製造方法の場合は、従来技術によるもの
と比較して、溝開口部の段差が著しく低減し、また、本
実施例による多結晶シリコン１０′の窪み形状は、従来
技術による多結晶シリコン５６′に比べて緩やかなもの
となる。
電極または配線用の多結晶シリコン１０′、５６′の断
面形状が“Ｔ字”の形状となるような構造においても、
本実施例による製造方法の場合は、従来技術によるもの
と比較して、溝開口部の段差が著しく低減し、また、本
実施例による多結晶シリコン１０′の窪み形状は、従来
技術による多結晶シリコン５６′に比べて緩やかなもの
となる。
【００５２】また、本実施例の製造方法において、薄膜
形成工程（ｉ）の実行に先立って、多結晶シリコン堆積
膜６に熱処理を施すことにより緻密化する工程を実行し
たり、或いは薄膜形成工程（ｉ）を実行した後に、多結
晶シリコン堆積膜６及び選択性薄膜８に熱処理を施すこ
とにより緻密化する工程を実行した場合には、溝４の内
部に形成される多結晶シリコン埋め込み層１０の電気的
特性の向上などを図り得るようになる。特に、本実施例
のように、選択性薄膜８に熱流動性がある材質により形
成された場合には、上記のような熱処理に応じて、選択
性薄膜８の平坦性が高められるようになり、結果的に、
溝４の表面段差のさらなる低減及びこれに伴う半導体基
板１表面の平坦化を実現できるようになる。
形成工程（ｉ）の実行に先立って、多結晶シリコン堆積
膜６に熱処理を施すことにより緻密化する工程を実行し
たり、或いは薄膜形成工程（ｉ）を実行した後に、多結
晶シリコン堆積膜６及び選択性薄膜８に熱処理を施すこ
とにより緻密化する工程を実行した場合には、溝４の内
部に形成される多結晶シリコン埋め込み層１０の電気的
特性の向上などを図り得るようになる。特に、本実施例
のように、選択性薄膜８に熱流動性がある材質により形
成された場合には、上記のような熱処理に応じて、選択
性薄膜８の平坦性が高められるようになり、結果的に、
溝４の表面段差のさらなる低減及びこれに伴う半導体基
板１表面の平坦化を実現できるようになる。
【００５３】本実施例の製造方法のように、選択性薄膜
８として、熱流動性があるＴＥＯＳを原料としたＣＶＤ
酸化膜や、或いは同じく熱流動性がある燐若しくは硼素
の少なくともいずれかの不純物を含んだＣＶＤ酸化膜が
用いた場合に、これをリフローすることによって、選択
性薄膜８の平坦性を十分に高めることが可能になる。従
って、選択性薄膜８をエッチバックする薄膜エッチング
工程が終了した段階で、多結晶シリコン堆積膜６表面の
窪み７内に残された状態となる自己整合マスク９を確実
に形成することが可能となり、結果的に半導体基板１表
面のさらなる平坦化を実現できるようになる。また、上
記薄膜エッチング工程（ｊ）においては、選択性薄膜８
を異方性エッチングによりエッチバックする構成となっ
ているから、その選択性薄膜８の除去を必要且つ十分に
行うことが可能になる。
８として、熱流動性があるＴＥＯＳを原料としたＣＶＤ
酸化膜や、或いは同じく熱流動性がある燐若しくは硼素
の少なくともいずれかの不純物を含んだＣＶＤ酸化膜が
用いた場合に、これをリフローすることによって、選択
性薄膜８の平坦性を十分に高めることが可能になる。従
って、選択性薄膜８をエッチバックする薄膜エッチング
工程が終了した段階で、多結晶シリコン堆積膜６表面の
窪み７内に残された状態となる自己整合マスク９を確実
に形成することが可能となり、結果的に半導体基板１表
面のさらなる平坦化を実現できるようになる。また、上
記薄膜エッチング工程（ｊ）においては、選択性薄膜８
を異方性エッチングによりエッチバックする構成となっ
ているから、その選択性薄膜８の除去を必要且つ十分に
行うことが可能になる。
【００５４】本実施例では、半導体基板１に溝３を形成
する溝形成工程を行った後に、その溝３を含む半導体基
板１表面に熱酸化膜を成膜する熱酸化膜（犠牲酸化膜）
形成工程と、その熱酸化膜を除去する熱酸化膜除去工程
とが順次実行されるから、形状が改善された溝４が得ら
れると共に、半導体基板１表面のエッチングダメージ層
が除去されるようになる。この結果、最終的に得られる
半導体装置の電気特性の向上を期待できることになる。
する溝形成工程を行った後に、その溝３を含む半導体基
板１表面に熱酸化膜を成膜する熱酸化膜（犠牲酸化膜）
形成工程と、その熱酸化膜を除去する熱酸化膜除去工程
とが順次実行されるから、形状が改善された溝４が得ら
れると共に、半導体基板１表面のエッチングダメージ層
が除去されるようになる。この結果、最終的に得られる
半導体装置の電気特性の向上を期待できることになる。
【００５５】また、本実施例では、多結晶シリコン堆積
工程において、溝４内に多結晶シリコンを充填した状態
で多結晶シリコン堆積膜６における溝４との対応部分の
表面にできる窪み７の底部位置が半導体基板１表面と同
等の位置若しくは当該表面より高い位置となるような膜
厚まで多結晶シリコンを堆積されるから、最終的に溝４
内に充填された状態となる多結晶シリコン埋め込み層１
０の表面が当該溝４内に陥没した状態になることを抑止
でき、溝４表面の平坦化を十分に達成することが可能に
なる。
工程において、溝４内に多結晶シリコンを充填した状態
で多結晶シリコン堆積膜６における溝４との対応部分の
表面にできる窪み７の底部位置が半導体基板１表面と同
等の位置若しくは当該表面より高い位置となるような膜
厚まで多結晶シリコンを堆積されるから、最終的に溝４
内に充填された状態となる多結晶シリコン埋め込み層１
０の表面が当該溝４内に陥没した状態になることを抑止
でき、溝４表面の平坦化を十分に達成することが可能に
なる。
【００５６】次に、本実施例の製造方法ように、多結晶
シリコン堆積膜６のエッチバックを湿式処理の等方性エ
ッチングにより行った場合に、これが半導体装置の電気
的特性に及ぼす影響を評価するのに用いた手法について
記載する。
シリコン堆積膜６のエッチバックを湿式処理の等方性エ
ッチングにより行った場合に、これが半導体装置の電気
的特性に及ぼす影響を評価するのに用いた手法について
記載する。
【００５７】例えば、プレーナ型ＭＯＳキャパシタを想
定した場合、一般的に、ゲート絶縁膜内にエッチングダ
メージなどによりトラップと呼ばれる欠陥が発生した状
態において、蓄積状態になるようバイアスを印加したと
きの電流／電圧特性は、トラップアシストトネリング現
象により、トラップの無い場合に比べ低い印加電圧で電
流が流れ始め、その後トラップに電荷が蓄積されること
により絶縁膜内の電界が緩和されるため、トラップの無
い場合の電流／電圧特性と比較して、キャメルバンプと
呼ばれるこぶがある電流／電圧特性を示すことが良く知
られている。
定した場合、一般的に、ゲート絶縁膜内にエッチングダ
メージなどによりトラップと呼ばれる欠陥が発生した状
態において、蓄積状態になるようバイアスを印加したと
きの電流／電圧特性は、トラップアシストトネリング現
象により、トラップの無い場合に比べ低い印加電圧で電
流が流れ始め、その後トラップに電荷が蓄積されること
により絶縁膜内の電界が緩和されるため、トラップの無
い場合の電流／電圧特性と比較して、キャメルバンプと
呼ばれるこぶがある電流／電圧特性を示すことが良く知
られている。
【００５８】ゲート絶縁膜として熱酸化膜を用い異方性
エッチング処理により故意にダメージ層を形成したプレ
ーナ型ＭＯＳキャパシタ（ダメージ品）、並びに上記の
ようなダメージ層形成処理を行わなかったプレーナ型Ｍ
ＯＳキャパシタ（未処理品）の電流／電圧特性をそれぞ
れ測定した結果を図４に示す。この図４のように、故意
にダメージ層を形成したプレーナ型ＭＯＳキャパシタの
電流／電圧特性において、先に記載したキャメルバンプ
が見られる。
エッチング処理により故意にダメージ層を形成したプレ
ーナ型ＭＯＳキャパシタ（ダメージ品）、並びに上記の
ようなダメージ層形成処理を行わなかったプレーナ型Ｍ
ＯＳキャパシタ（未処理品）の電流／電圧特性をそれぞ
れ測定した結果を図４に示す。この図４のように、故意
にダメージ層を形成したプレーナ型ＭＯＳキャパシタの
電流／電圧特性において、先に記載したキャメルバンプ
が見られる。
【００５９】このダメージ層により熱酸化膜（ゲート酸
化膜）中にトラップが発生したプレーナ型ＭＯＳキャパ
シタ（ダメージ品）と、ダメージ層形成処理を行わなか
ったプレーナ型ＭＯＳキャパシタ（未処理品）のそれぞ
れの電流／電圧特性を周知のＦＮプロット（Fowler-Nor
dheim Plot）を行い比較した結果を図５に示す。この図
５から分かるように、ダメージ層が残留したダメージ品
の場合は、未処理品に比べ、ＦＮプロットの傾きが著し
く“寝る”傾向を持つものである。さらに、残留するダ
メージにより“寝た”ＦＮプロットの傾きは、ダメージ
の回復により未処理品の傾きに近付くこと傾向を持つこ
とが分かった。
化膜）中にトラップが発生したプレーナ型ＭＯＳキャパ
シタ（ダメージ品）と、ダメージ層形成処理を行わなか
ったプレーナ型ＭＯＳキャパシタ（未処理品）のそれぞ
れの電流／電圧特性を周知のＦＮプロット（Fowler-Nor
dheim Plot）を行い比較した結果を図５に示す。この図
５から分かるように、ダメージ層が残留したダメージ品
の場合は、未処理品に比べ、ＦＮプロットの傾きが著し
く“寝る”傾向を持つものである。さらに、残留するダ
メージにより“寝た”ＦＮプロットの傾きは、ダメージ
の回復により未処理品の傾きに近付くこと傾向を持つこ
とが分かった。
【００６０】本実施例においては、エッチングダメージ
がＭＯＳキャパシタにおける電流／電圧特性のＦＮプロ
ットの傾きに影響を及ぼすという事実をもとに、そのＦ
Ｎプロットの傾きが、良好な膜質の熱酸化膜を用いたプ
レーナ型ＭＯＳキャパシタのＦＮプロットの傾きに対し
てどのような比（以下、傾き比と記載する）にあるか
を、溝４の内部に形成した絶縁膜５の膜質を評価する指
標として用いるようにした。つまり、傾き比が「１」に
近いほど膜質が良好であることを意味する。
がＭＯＳキャパシタにおける電流／電圧特性のＦＮプロ
ットの傾きに影響を及ぼすという事実をもとに、そのＦ
Ｎプロットの傾きが、良好な膜質の熱酸化膜を用いたプ
レーナ型ＭＯＳキャパシタのＦＮプロットの傾きに対し
てどのような比（以下、傾き比と記載する）にあるか
を、溝４の内部に形成した絶縁膜５の膜質を評価する指
標として用いるようにした。つまり、傾き比が「１」に
近いほど膜質が良好であることを意味する。
【００６１】本実施例の製造方法による半導体装置の電
気特性に関する効果を説明するために、図６（ａ）に示
す断面構造のプレーナ型ＭＯＳキャパシタ１１と同図
（ｂ）に示す断面構造のＴ型トレンチＭＯＳキャパシタ
１２の２種類の半導体装置をモデルとして挙げる。この
場合、各ＭＯＳキャパシタ１１及び１２は、同一仕様の
半導体基板１３を利用して形成されるもので、それぞれ
のゲート絶縁膜１１ａ及び１２ａとして熱酸化膜を用い
る。
気特性に関する効果を説明するために、図６（ａ）に示
す断面構造のプレーナ型ＭＯＳキャパシタ１１と同図
（ｂ）に示す断面構造のＴ型トレンチＭＯＳキャパシタ
１２の２種類の半導体装置をモデルとして挙げる。この
場合、各ＭＯＳキャパシタ１１及び１２は、同一仕様の
半導体基板１３を利用して形成されるもので、それぞれ
のゲート絶縁膜１１ａ及び１２ａとして熱酸化膜を用い
る。
【００６２】そして、プレーナ型ＭＯＳキャパシタ１１
においては、ゲート絶縁膜１１ａ上に多結晶シリコン膜
を形成し、この多結晶シリコン膜を、図３（ｂ）に示し
た従来技術と同様のエッチングの制御性が高いドライエ
ッチングによりエッチバックして多結晶シリコンよりな
るゲート電極１４を形成したサンプルと、上記多結晶シ
リコン膜を、本実施例に記載のフッ酸：硝酸＝１：１０
０の混合液による湿式処理によりエッチバックして多結
晶シリコンよりなるゲート電極１４を形成したサンプル
とを用意し、両サンプルのゲート耐圧及びＦＮプロット
の傾き比の比較を行った。
においては、ゲート絶縁膜１１ａ上に多結晶シリコン膜
を形成し、この多結晶シリコン膜を、図３（ｂ）に示し
た従来技術と同様のエッチングの制御性が高いドライエ
ッチングによりエッチバックして多結晶シリコンよりな
るゲート電極１４を形成したサンプルと、上記多結晶シ
リコン膜を、本実施例に記載のフッ酸：硝酸＝１：１０
０の混合液による湿式処理によりエッチバックして多結
晶シリコンよりなるゲート電極１４を形成したサンプル
とを用意し、両サンプルのゲート耐圧及びＦＮプロット
の傾き比の比較を行った。
【００６３】また、Ｔ型トレンチＭＯＳキャパシタにお
いては、溝１５内に充填した埋め込みゲート電極１６及
びゲート絶縁膜１２ａ上に多結晶シリコン膜を形成し、
この多結晶シリコン膜を、図３（ｂ）に示した従来技術
と同様のエッチングの制御性が高いドライエッチングに
よりエッチバックして多結晶シリコンよりなる表面ゲー
ト電極１７を形成したサンプルと、上記多結晶シリコン
膜を、本実施例に記載のフッ酸：硝酸＝１：１００の混
合液による湿式処理によりエッチバックして多結晶シリ
コンよりなる表面ゲート電極１７を形成したサンプルと
を用意し、両サンプルにおいてゲート耐圧及びＦＮプロ
ットの傾き比の比較を行った。尚、図６において、１８
ａはＬＯＣＯＳ酸化膜、１８ｂはコンタクト用のＮ＋層
である。
いては、溝１５内に充填した埋め込みゲート電極１６及
びゲート絶縁膜１２ａ上に多結晶シリコン膜を形成し、
この多結晶シリコン膜を、図３（ｂ）に示した従来技術
と同様のエッチングの制御性が高いドライエッチングに
よりエッチバックして多結晶シリコンよりなる表面ゲー
ト電極１７を形成したサンプルと、上記多結晶シリコン
膜を、本実施例に記載のフッ酸：硝酸＝１：１００の混
合液による湿式処理によりエッチバックして多結晶シリ
コンよりなる表面ゲート電極１７を形成したサンプルと
を用意し、両サンプルにおいてゲート耐圧及びＦＮプロ
ットの傾き比の比較を行った。尚、図６において、１８
ａはＬＯＣＯＳ酸化膜、１８ｂはコンタクト用のＮ＋層
である。
【００６４】図７には、上述したプレーナ型ＭＯＳキャ
パシタ１１の２種類のサンプルにおいて測定したゲート
耐圧の比較結果を示す。尚、ゲート耐圧は、キャリア
（電子）が蓄積状態になるよう正極性のバイアスを印加
したときの電流／電圧特性においてゲート電流の絶対値
が１０ｎＡになった状態でのゲート電圧をゲート耐圧と
して定義した。この図７から明らかなように、本実施例
のようなフッ酸、硝酸の混合液による湿式処理により多
結晶シリコンのエッチバックを実施したサンプルの方
が、ゲート耐圧値が高く、また、バラツキも小さい。
パシタ１１の２種類のサンプルにおいて測定したゲート
耐圧の比較結果を示す。尚、ゲート耐圧は、キャリア
（電子）が蓄積状態になるよう正極性のバイアスを印加
したときの電流／電圧特性においてゲート電流の絶対値
が１０ｎＡになった状態でのゲート電圧をゲート耐圧と
して定義した。この図７から明らかなように、本実施例
のようなフッ酸、硝酸の混合液による湿式処理により多
結晶シリコンのエッチバックを実施したサンプルの方
が、ゲート耐圧値が高く、また、バラツキも小さい。
【００６５】同様に、前述したＴ型トレンチＭＯＳキャ
パシタ１２の２種類のサンプルにおけるゲート耐圧の比
較結果を図８に示す。この図８から明らかなように、Ｔ
型トレンチＭＯＳキャパシタ１２においても本実施例の
ような製造方法で作成したサンプルの方が、ゲート耐圧
値が高く、また、バラツキも小さい。
パシタ１２の２種類のサンプルにおけるゲート耐圧の比
較結果を図８に示す。この図８から明らかなように、Ｔ
型トレンチＭＯＳキャパシタ１２においても本実施例の
ような製造方法で作成したサンプルの方が、ゲート耐圧
値が高く、また、バラツキも小さい。
【００６６】さらに、ゲート絶縁膜の膜質を評価するた
めに、エッチングダメージの無い良質な膜質の熱酸化膜
をゲート絶縁膜としたプレーナ型ＭＯＳキャパシタにお
けるＦＮプロットの傾きに対する前記プレーナ型ＭＯＳ
キャパシタ１１及びＴ型トレンチＭＯＳキャパシタ１２
の前述した４種類のサンプルにおけるＦＮプロットの傾
きの比、すなわち、傾き比を比較した結果を次に示す。
めに、エッチングダメージの無い良質な膜質の熱酸化膜
をゲート絶縁膜としたプレーナ型ＭＯＳキャパシタにお
けるＦＮプロットの傾きに対する前記プレーナ型ＭＯＳ
キャパシタ１１及びＴ型トレンチＭＯＳキャパシタ１２
の前述した４種類のサンプルにおけるＦＮプロットの傾
きの比、すなわち、傾き比を比較した結果を次に示す。
【００６７】図９には、前記プレーナ型ＭＯＳキャパシ
タ１１の２種類のサンプル（多結晶シリコン膜を従来技
術と同様のドライエッチングによりエッチバックしてゲ
ート電極１４を形成したサンプルと、多結晶シリコン膜
をフッ酸：硝酸＝１：１００の混合液による湿式処理に
よりエッチバックしてゲート電極１４を形成したサンプ
ル）において、上述したような傾き比を比較した結果を
示す。この図９から明らかなように、本実施例のような
製造方法で製造したＭＯＳキャパシタ１１のゲート絶縁
膜１１ａは、ダメージの無い熱酸化膜の膜質には及ばな
いものの、本実施例によるサンプルの傾き比は、従来技
術によるサンプルより「１」に近い状態になるものであ
り、従来技術に比べ明らかにダメージの無い熱酸化膜に
近いゲート膜質を得ることができる。
タ１１の２種類のサンプル（多結晶シリコン膜を従来技
術と同様のドライエッチングによりエッチバックしてゲ
ート電極１４を形成したサンプルと、多結晶シリコン膜
をフッ酸：硝酸＝１：１００の混合液による湿式処理に
よりエッチバックしてゲート電極１４を形成したサンプ
ル）において、上述したような傾き比を比較した結果を
示す。この図９から明らかなように、本実施例のような
製造方法で製造したＭＯＳキャパシタ１１のゲート絶縁
膜１１ａは、ダメージの無い熱酸化膜の膜質には及ばな
いものの、本実施例によるサンプルの傾き比は、従来技
術によるサンプルより「１」に近い状態になるものであ
り、従来技術に比べ明らかにダメージの無い熱酸化膜に
近いゲート膜質を得ることができる。
【００６８】同様に、前記Ｔ型トレンチＭＯＳキャパシ
タ１２の２種類のサンプル（多結晶シリコン膜を従来技
術と同様のドライエッチングによりエッチバックしてゲ
ート電極１７を形成したサンプルと、多結晶シリコン膜
をフッ酸：硝酸＝１：１００の混合液による湿式処理に
よりエッチバックしてゲート電極１７を形成したサンプ
ル）における傾き比の比較結果を図１０に示す。この図
１０から明らかなように、トレンチ型キャパシタ１２に
おいても、本実施例によるサンプルの方が、従来技術に
よるサンプルより傾き比が大きくなるものであり、より
良好な膜質を得ることができる。
タ１２の２種類のサンプル（多結晶シリコン膜を従来技
術と同様のドライエッチングによりエッチバックしてゲ
ート電極１７を形成したサンプルと、多結晶シリコン膜
をフッ酸：硝酸＝１：１００の混合液による湿式処理に
よりエッチバックしてゲート電極１７を形成したサンプ
ル）における傾き比の比較結果を図１０に示す。この図
１０から明らかなように、トレンチ型キャパシタ１２に
おいても、本実施例によるサンプルの方が、従来技術に
よるサンプルより傾き比が大きくなるものであり、より
良好な膜質を得ることができる。
【００６９】一方、トレンチ型キャパシタによる比較の
場合、溝（トレンチ）の開口部及び底部の形状により電
界集中し易くなっているため、図１１（ａ）及び（ｂ）
に示す断面構造のＴ型トレンチＭＯＳトランジスタ１９
及びＩ型ＭＯＳトランジスタ２０、並びに図１５（ｃ）
に示す断面構造のプレーナ型キャパシタ２１を考える。
尚、図１１において、２２はＮ型の半導体基板（シリコ
ン基板）、２３はＰ型拡散層、２４はゲート絶縁膜、２
５は埋め込みゲート電極、２６はＮ型拡散層、２７はＮ
＋層、２８は表面ゲート電極、２９はゲート電極、３０
はＬＯＣＯＳ酸化膜である。
場合、溝（トレンチ）の開口部及び底部の形状により電
界集中し易くなっているため、図１１（ａ）及び（ｂ）
に示す断面構造のＴ型トレンチＭＯＳトランジスタ１９
及びＩ型ＭＯＳトランジスタ２０、並びに図１５（ｃ）
に示す断面構造のプレーナ型キャパシタ２１を考える。
尚、図１１において、２２はＮ型の半導体基板（シリコ
ン基板）、２３はＰ型拡散層、２４はゲート絶縁膜、２
５は埋め込みゲート電極、２６はＮ型拡散層、２７はＮ
＋層、２８は表面ゲート電極、２９はゲート電極、３０
はＬＯＣＯＳ酸化膜である。
【００７０】この場合、各ＭＯＳトランジスタ１９、２
０及びプレーナ型キャパシタ２１においては、ゲート絶
縁膜２４としてＯＮＯ膜を用いる。このＯＮＯ膜は、半
導体基板２２上に厚さ２０ｎｍのＴＥＯＳを原料とした
ＣＶＤ酸化膜を成膜し、全体のシリコン酸化膜厚が３４
ｎｍとなるよう熱酸化を実施し、減圧ＣＶＤ法で形成し
たシリコン窒化膜を３０ｎｍ積層した後に、さらに熱酸
化を実施して形成される。
０及びプレーナ型キャパシタ２１においては、ゲート絶
縁膜２４としてＯＮＯ膜を用いる。このＯＮＯ膜は、半
導体基板２２上に厚さ２０ｎｍのＴＥＯＳを原料とした
ＣＶＤ酸化膜を成膜し、全体のシリコン酸化膜厚が３４
ｎｍとなるよう熱酸化を実施し、減圧ＣＶＤ法で形成し
たシリコン窒化膜を３０ｎｍ積層した後に、さらに熱酸
化を実施して形成される。
【００７１】そして、本実施例による製造方法を利用し
てＯＮＯ膜よりなるゲート絶縁膜２４を用いた前記Ｔ型
トレンチＭＯＳトランジスタ１９及びＩ型トレンチＭＯ
Ｓトランジスタ２０並びにプレーナ型キャパシタ２１を
形成して、先に述べたゲート耐圧及びエッチングダメー
ジの無い良質な膜質の熱酸化膜をゲート絶縁膜とした前
記プレーナ型キャパシタに対する傾き比を比較した結果
を、それぞれ図１２及び図１３に示す。
てＯＮＯ膜よりなるゲート絶縁膜２４を用いた前記Ｔ型
トレンチＭＯＳトランジスタ１９及びＩ型トレンチＭＯ
Ｓトランジスタ２０並びにプレーナ型キャパシタ２１を
形成して、先に述べたゲート耐圧及びエッチングダメー
ジの無い良質な膜質の熱酸化膜をゲート絶縁膜とした前
記プレーナ型キャパシタに対する傾き比を比較した結果
を、それぞれ図１２及び図１３に示す。
【００７２】この図１２に示すように、プレーナ型とト
レンチ型の構造に違いによる若干の電界集中はあるもの
の、本実施例に記載の製造方法によれば、トレンチ型と
はいえ、プレーナ型とほぼ同等のゲート耐圧を得ること
ができる。加えて、図１３に示すように本実施例に記載
の製造方法によれば、Ｔ型トレンチ、Ｉ型トレンチとい
う構造に関係なく、ゲート絶縁膜の膜質をプレーナ型と
同等の状態とすることができる。
レンチ型の構造に違いによる若干の電界集中はあるもの
の、本実施例に記載の製造方法によれば、トレンチ型と
はいえ、プレーナ型とほぼ同等のゲート耐圧を得ること
ができる。加えて、図１３に示すように本実施例に記載
の製造方法によれば、Ｔ型トレンチ、Ｉ型トレンチとい
う構造に関係なく、ゲート絶縁膜の膜質をプレーナ型と
同等の状態とすることができる。
【００７３】（第２の実施の形態）図１４には、上記第
１実施例に一部変更を加えた本発明の第２実施例が示さ
れており、以下これについて第１実施例と異なる部分の
み説明する。図１４は半導体装置の製造工程の一部を模
式的に示すものであり、この図１４において、マスク材
形成工程（ａ）から多結晶シリコン堆積工程（ｈ）まで
の各工程は第１実施例（図１参照）と同様に行われる。
但し、多結晶シリコン堆積工程（ｈ）では、多結晶シリ
コン堆積膜６を、その膜厚が第１実施例の場合より厚く
なるように成膜することが望ましい（この後の熱酸化工
程（ｉ）において多結晶シリコン堆積膜６を熱酸化した
場合に、酸化されずに残った状態となる多結晶シリコン
堆積膜６における溝４の中央部との対応部分の表面にで
きる窪み７′の底部位置が、半導体基板１の表面と同等
の位置若しくは当該表面より高い位置を保持できるよう
にするため）。
１実施例に一部変更を加えた本発明の第２実施例が示さ
れており、以下これについて第１実施例と異なる部分の
み説明する。図１４は半導体装置の製造工程の一部を模
式的に示すものであり、この図１４において、マスク材
形成工程（ａ）から多結晶シリコン堆積工程（ｈ）まで
の各工程は第１実施例（図１参照）と同様に行われる。
但し、多結晶シリコン堆積工程（ｈ）では、多結晶シリ
コン堆積膜６を、その膜厚が第１実施例の場合より厚く
なるように成膜することが望ましい（この後の熱酸化工
程（ｉ）において多結晶シリコン堆積膜６を熱酸化した
場合に、酸化されずに残った状態となる多結晶シリコン
堆積膜６における溝４の中央部との対応部分の表面にで
きる窪み７′の底部位置が、半導体基板１の表面と同等
の位置若しくは当該表面より高い位置を保持できるよう
にするため）。
【００７４】上記熱酸化工程（ｉ）では、多結晶シリコ
ン堆積膜６に所定温度での熱処理を施すことにより、そ
の表面に熱酸化膜３１を形成する。この熱酸化膜３１
は、多結晶シリコン堆積膜６をエッチングする際に多結
晶シリコンに対して選択性を持つようになる。
ン堆積膜６に所定温度での熱処理を施すことにより、そ
の表面に熱酸化膜３１を形成する。この熱酸化膜３１
は、多結晶シリコン堆積膜６をエッチングする際に多結
晶シリコンに対して選択性を持つようになる。
【００７５】次に、薄膜エッチング工程（ｊ）におい
て、熱酸化膜３１を異方性エッチングによりエッチバッ
クする。この熱酸化膜３１がエッチバックされる際に
は、前記窪み７′の内部に成膜された部分がエッチング
されずに残留し、その残留部分が、次に行われる多結晶
シリコンエッチング工程（ｋ）において自己整合的に形
成された自己整合マスク９′として機能するようにな
る。
て、熱酸化膜３１を異方性エッチングによりエッチバッ
クする。この熱酸化膜３１がエッチバックされる際に
は、前記窪み７′の内部に成膜された部分がエッチング
されずに残留し、その残留部分が、次に行われる多結晶
シリコンエッチング工程（ｋ）において自己整合的に形
成された自己整合マスク９′として機能するようにな
る。
【００７６】上記多結晶シリコンエッチング工程（ｋ）
では、多結晶シリコン堆積膜６を等方性エッチングによ
りエッチバックするものであり、例えばフッ酸：硝酸＝
１：５０〜３００、望ましくはフッ酸：硝酸＝１：１０
０の混合液を使用した湿式処理により前記溝４の表面部
を含む基板表面全域にダメージを与えないようにして多
結晶シリコン堆積膜６をエッチバックし、最終的に溝４
内に充填された状態の多結晶シリコン埋め込み層１０を
得る。
では、多結晶シリコン堆積膜６を等方性エッチングによ
りエッチバックするものであり、例えばフッ酸：硝酸＝
１：５０〜３００、望ましくはフッ酸：硝酸＝１：１０
０の混合液を使用した湿式処理により前記溝４の表面部
を含む基板表面全域にダメージを与えないようにして多
結晶シリコン堆積膜６をエッチバックし、最終的に溝４
内に充填された状態の多結晶シリコン埋め込み層１０を
得る。
【００７７】以上述べた製造方法によっても、平坦度、
信頼性共に高い状態の多結晶シリコン埋め込み層１０を
得ることができるなど、前記第１実施例と同等の効果を
奏し得るようになる。
信頼性共に高い状態の多結晶シリコン埋め込み層１０を
得ることができるなど、前記第１実施例と同等の効果を
奏し得るようになる。
【００７８】（第３の実施の形態）図１５には本発明の
第３実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。図１５は半導体装置
の製造工程の一部を模式的に示すものであり、この図１
５において、半導体基板１の表面に酸化膜３２を形成す
る酸化膜形成工程（ａ）を行った後、溝を形成するため
のマスク材を成膜するマスク材形成工程（ｂ）、そのマ
スク材を前記酸化膜３２と共にパターニングして開口部
３３ａを形成するマスク材及び酸化膜開口工程（ｃ）を
実行し、さらに、上記開口部３３ａを備えたマスク３３
を利用した溝形成工程（ｄ）において、半導体基板１に
対し厚さ方向の異方性ドライエッチングを行うことによ
り溝３４が形成される。
第３実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。図１５は半導体装置
の製造工程の一部を模式的に示すものであり、この図１
５において、半導体基板１の表面に酸化膜３２を形成す
る酸化膜形成工程（ａ）を行った後、溝を形成するため
のマスク材を成膜するマスク材形成工程（ｂ）、そのマ
スク材を前記酸化膜３２と共にパターニングして開口部
３３ａを形成するマスク材及び酸化膜開口工程（ｃ）を
実行し、さらに、上記開口部３３ａを備えたマスク３３
を利用した溝形成工程（ｄ）において、半導体基板１に
対し厚さ方向の異方性ドライエッチングを行うことによ
り溝３４が形成される。
【００７９】次いで、上記異方性エッチング時に溝３４
の内部で発生した重合生成物を、例えば希フッ酸溶液に
より除去した後に、溝３４の形状改善及び半導体基板１
表面のエッチングダメージ層の除去などを目的として、
例えば、酸化温度１１００℃のドライ酸素雰囲気におい
て膜厚１００ｎｍ程度の熱酸化膜（犠牲酸化膜）を成膜
する熱酸化膜（犠牲酸化膜）形成工程（ｅ）を行う。こ
の後、当該熱酸化膜及びマスク３３を希フッ酸溶液によ
り除去する熱酸化膜及びマスク除去工程（ｆ）を行うこ
とにより、円滑な形状を持ち、且つエッチングダメージ
層を低減した状態の溝３５を得る。
の内部で発生した重合生成物を、例えば希フッ酸溶液に
より除去した後に、溝３４の形状改善及び半導体基板１
表面のエッチングダメージ層の除去などを目的として、
例えば、酸化温度１１００℃のドライ酸素雰囲気におい
て膜厚１００ｎｍ程度の熱酸化膜（犠牲酸化膜）を成膜
する熱酸化膜（犠牲酸化膜）形成工程（ｅ）を行う。こ
の後、当該熱酸化膜及びマスク３３を希フッ酸溶液によ
り除去する熱酸化膜及びマスク除去工程（ｆ）を行うこ
とにより、円滑な形状を持ち、且つエッチングダメージ
層を低減した状態の溝３５を得る。
【００８０】次に、半導体基板１の表面側に例えばＣＶ
Ｄ装置により多結晶シリコン堆積膜３６を堆積する多結
晶シリコン堆積工程（ｇ）を実行して、溝３５の内部に
多結晶シリコンを充填する。この多結晶シリコン堆積工
程（ｇ）では、溝３５内に多結晶シリコンを充填した状
態で多結晶シリコン堆積膜３６における溝３５の中央部
との対応部分の表面にできる窪み３７の底部位置が、半
導体基板１の表面と同等の位置、望ましくは当該より高
い位置となるような膜厚まで多結晶シリコンを堆積す
る。
Ｄ装置により多結晶シリコン堆積膜３６を堆積する多結
晶シリコン堆積工程（ｇ）を実行して、溝３５の内部に
多結晶シリコンを充填する。この多結晶シリコン堆積工
程（ｇ）では、溝３５内に多結晶シリコンを充填した状
態で多結晶シリコン堆積膜３６における溝３５の中央部
との対応部分の表面にできる窪み３７の底部位置が、半
導体基板１の表面と同等の位置、望ましくは当該より高
い位置となるような膜厚まで多結晶シリコンを堆積す
る。
【００８１】その後、多結晶シリコン堆積膜３６の表面
に、これをエッチングする際に多結晶シリコンに対して
選択性を持つ選択性薄膜３８を形成する薄膜形成工程
（ｈ）を実行する。この場合、選択性薄膜３８は、例え
ば請求項６記載の要件を満たすＢＰＳＧ膜により形成さ
れる。次に、例えば９５０℃、２０分程度の熱処理を施
す熱処理工程（ｉ）を実行することにより、溝３５内部
の多結晶シリコンの緻密化を図ると共に、ＢＰＳＧ膜よ
りなる選択性薄膜３８をリフローすることにより、当該
選択性薄膜３８の平坦化を図る。
に、これをエッチングする際に多結晶シリコンに対して
選択性を持つ選択性薄膜３８を形成する薄膜形成工程
（ｈ）を実行する。この場合、選択性薄膜３８は、例え
ば請求項６記載の要件を満たすＢＰＳＧ膜により形成さ
れる。次に、例えば９５０℃、２０分程度の熱処理を施
す熱処理工程（ｉ）を実行することにより、溝３５内部
の多結晶シリコンの緻密化を図ると共に、ＢＰＳＧ膜よ
りなる選択性薄膜３８をリフローすることにより、当該
選択性薄膜３８の平坦化を図る。
【００８２】次に、薄膜エッチング工程（ｊ）におい
て、選択性薄膜３８をエッチバックする。このように選
択性薄膜３８がエッチバックされる際には、前記窪み３
７の内部に充填された部分がエッチングされずに残留
し、その残留部分が、次に行われる多結晶シリコンエッ
チング工程（ｋ）において自己整合的に形成されたマス
ク３９として機能するようになる。
て、選択性薄膜３８をエッチバックする。このように選
択性薄膜３８がエッチバックされる際には、前記窪み３
７の内部に充填された部分がエッチングされずに残留
し、その残留部分が、次に行われる多結晶シリコンエッ
チング工程（ｋ）において自己整合的に形成されたマス
ク３９として機能するようになる。
【００８３】上記多結晶シリコンエッチング工程（ｋ）
では、多結晶シリコン堆積膜３６を等方性エッチングに
よりエッチバックするものであり、例えばフッ酸：硝酸
＝１：５０〜３００、望ましくはフッ酸：硝酸＝１：１
００の混合液を使用した湿式処理により前記溝３５の表
面部を含む基板表面全域にダメージを与えないようにし
て多結晶シリコン堆積膜３６をエッチバックし、最終的
に溝３５内に充填された状態の多結晶シリコン埋め込み
層４０を得る。
では、多結晶シリコン堆積膜３６を等方性エッチングに
よりエッチバックするものであり、例えばフッ酸：硝酸
＝１：５０〜３００、望ましくはフッ酸：硝酸＝１：１
００の混合液を使用した湿式処理により前記溝３５の表
面部を含む基板表面全域にダメージを与えないようにし
て多結晶シリコン堆積膜３６をエッチバックし、最終的
に溝３５内に充填された状態の多結晶シリコン埋め込み
層４０を得る。
【００８４】以上の製造方法により、半導体基板１にダ
メージを与えることなく平坦度が高い多結晶シリコン埋
め込み層４０を得ることができ、その多結晶シリコン埋
め込み層４０を、例えばメモリデバイスのような小電流
素子用の多結晶シリコンプラグなどに利用できるように
なる。
メージを与えることなく平坦度が高い多結晶シリコン埋
め込み層４０を得ることができ、その多結晶シリコン埋
め込み層４０を、例えばメモリデバイスのような小電流
素子用の多結晶シリコンプラグなどに利用できるように
なる。
【００８５】（その他の実施の形態）第３実施例（図１
５参照）では、ＢＰＳＧ膜よりなる選択性薄膜３８を形
成する構成としたが、その選択性薄膜３８をＴＥＯＳを
原料としたＣＶＤ酸化膜などにより形成しても良い。ま
た、この第３実施例において、第２実施例（図１４参
照）のように多結晶シリコン堆積膜の表面に熱処理によ
りた熱酸化膜を形成し、この熱酸化膜を選択性薄膜３８
に代わる薄膜として利用する構成とすることもできる。
５参照）では、ＢＰＳＧ膜よりなる選択性薄膜３８を形
成する構成としたが、その選択性薄膜３８をＴＥＯＳを
原料としたＣＶＤ酸化膜などにより形成しても良い。ま
た、この第３実施例において、第２実施例（図１４参
照）のように多結晶シリコン堆積膜の表面に熱処理によ
りた熱酸化膜を形成し、この熱酸化膜を選択性薄膜３８
に代わる薄膜として利用する構成とすることもできる。
【図１】本発明の第１実施例による半導体装置の製造方
法を模式的に示す断面図
法を模式的に示す断面図
【図２】溝構造を電子顕微鏡で撮影した画像の模式図
【図３】溝及び配線構造を電子顕微鏡で撮影した画像の
模式図
模式図
【図４】プレーナ型ＭＯＳキャパシタの電流／電圧特性
図
図
【図５】プレーナ型ＭＯＳキャパシタの電流／電圧特性
のＦＮプロット特性図
のＦＮプロット特性図
【図６】プレーナ型ＭＯＳキャパシタモデル及びＴ型ト
レンチＭＯＳキャパシタモデルの断面構造の模式図
レンチＭＯＳキャパシタモデルの断面構造の模式図
【図７】プレーナ型ＭＯＳキャパシタのゲート耐圧に及
ぼす効果を説明するための図
ぼす効果を説明するための図
【図８】Ｔ型トレンチＭＯＳキャパシタのゲート耐圧に
及ぼす効果を説明するための図
及ぼす効果を説明するための図
【図９】プレーナ型ＭＯＳキャパシタのＦＮプロットの
傾き比を比較した結果を説明するための図
傾き比を比較した結果を説明するための図
【図１０】Ｔ型トレンチＭＯＳキャパシタのＦＮプロッ
トの傾き比を比較した結果を説明するための図
トの傾き比を比較した結果を説明するための図
【図１１】電気特性の改善効果を評価するために用いた
各種半導体装置の構造モデルを示す模式図
各種半導体装置の構造モデルを示す模式図
【図１２】各種半導体装置のゲート耐圧を示す図
【図１３】各種半導体装置のＦＮプロットの傾き比を比
較した結果を示す図
較した結果を示す図
【図１４】本発明の第２実施例を示す図１相当図
【図１５】本発明の第３実施例を示す図１相当図
【図１６】第１の従来例を示す図１相当図
【図１７】溝が形成された半導体基板上に多結晶シリコ
ンを堆積した場合における膜厚と溝に対応した部分に生
ずる窪みの深さとの関係を示す図
ンを堆積した場合における膜厚と溝に対応した部分に生
ずる窪みの深さとの関係を示す図
【図１８】第２の従来例を示す図１相当図
１は半導体基板、２はマスク、３は溝、４は形状が改善
された溝、５は絶縁膜、６は多結晶シリコン堆積膜、
７、７′は窪み、８は選択性薄膜、９、９′は自己整合
マスク、１０は多結晶シリコン埋め込み層、１１はプレ
ーナ型ＭＯＳキャパシタ、１１ａはゲート絶縁膜、１２
はＴ型トレンチＭＯＳキャパシタ、１２ａはゲート絶縁
膜、１３は半導体基板、１４はート電極、１５は溝、１
６は埋め込みゲート電極、１７は表面ゲート電極、１９
はＴ型トレンチＭＯＳトランジスタ、２０はＩ型ＭＯＳ
トランジスタ、２１はプレーナ型キャパシタ、２２は半
導体基板、２４はゲート絶縁膜、２５は埋め込みゲート
電極、２８は表面ゲート電極、２９はゲート電極、３１
は熱酸化膜、３３はマスク、３４は溝、３５は形状が改
善された溝、３６は多結晶シリコン堆積膜、３７は窪
み、３８は選択性薄膜、３９はマスク、４０は多結晶シ
リコン埋め込み層を示す。
された溝、５は絶縁膜、６は多結晶シリコン堆積膜、
７、７′は窪み、８は選択性薄膜、９、９′は自己整合
マスク、１０は多結晶シリコン埋め込み層、１１はプレ
ーナ型ＭＯＳキャパシタ、１１ａはゲート絶縁膜、１２
はＴ型トレンチＭＯＳキャパシタ、１２ａはゲート絶縁
膜、１３は半導体基板、１４はート電極、１５は溝、１
６は埋め込みゲート電極、１７は表面ゲート電極、１９
はＴ型トレンチＭＯＳトランジスタ、２０はＩ型ＭＯＳ
トランジスタ、２１はプレーナ型キャパシタ、２２は半
導体基板、２４はゲート絶縁膜、２５は埋め込みゲート
電極、２８は表面ゲート電極、２９はゲート電極、３１
は熱酸化膜、３３はマスク、３４は溝、３５は形状が改
善された溝、３６は多結晶シリコン堆積膜、３７は窪
み、３８は選択性薄膜、３９はマスク、４０は多結晶シ
リコン埋め込み層を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/78 ３０１Ｙ ３０１Ｒ ６５８Ｇ (72)発明者 加藤 政利 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F032 AA36 AA37 AA47 DA24 DA25 DA34 DA53 DA74 DA78 DA80 5F040 DA19 DB09 EB13 EB17 EC20 ED02 ED03 ED05 EK05 FC10 FC21 FC22 5F043 AA10 BB03 FF01 FF07
Claims (16)
- 【請求項１】 半導体基板に対し厚さ方向の異方性エッ
チングを行うことにより溝を形成する工程と、 前記溝の内壁面に絶縁膜を成膜する工程と、 半導体基板の表面側に多結晶シリコン堆積膜を成膜する
ことにより前記溝内に多結晶シリコンを充填する工程
と、 多結晶シリコンのエッチング時にその多結晶シリコンに
対して選択性を持つ選択性薄膜を前記多結晶シリコン堆
積膜の表面に成膜する工程と、 前記選択性薄膜をエッチバックする工程と、 前記多結晶シリコン堆積膜をエッチバックする工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に対し厚さ方向の異方性エッ
チングを行うことにより溝を形成する工程と、 半導体基板の表面側に多結晶シリコン堆積膜を成膜する
ことにより前記溝内に多結晶シリコンを充填する工程
と、 多結晶シリコンのエッチング時にその多結晶シリコンに
対して選択性を持つ選択性薄膜を前記多結晶シリコン堆
積膜の表面に成膜する工程と、 前記選択性薄膜をエッチバックする工程と、 前記多結晶シリコン堆積膜をエッチバックする工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体装置の製
造方法において、 前記多結晶シリコン堆積膜を成膜する工程を実行した後
に、その多結晶シリコン堆積膜に熱処理を施すことによ
り緻密化する工程を実行し、 この後に、前記選択性薄膜を前記多結晶シリコン堆積膜
の表面に成膜する工程を実行することを特徴とする半導
体装置の製造方法。 - 【請求項４】 請求項１または２記載の半導体装置の製
造方法において、 前記多結晶シリコン堆積膜を成膜する工程、並びに前記
選択性薄膜を成膜する工程を実行した後に、それら多結
晶シリコン堆積膜及び選択性薄膜に熱処理を施すことに
より緻密化する工程を実行し、 この後に、前記選択性薄膜をエッチバックする工程を実
行することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１ないし４のいずれかに記載の半
導体装置の製造方法において、 前記選択性薄膜として、ＴＥＯＳ（Tetra Ethyl Ortho-
Silicate）を原料としたＣＶＤ酸化膜を用いることを特
徴とする半導体装置の製造方法。 - 【請求項６】 請求項１ないし５のいずれかに記載の半
導体装置の製造方法において、 前記選択性薄膜として、燐若しくは硼素の少なくともい
ずれかの不純物を含んだＣＶＤ酸化膜を用いることを特
徴とする半導体装置の製造方法。 - 【請求項７】 請求項１ないし６のいずれかに記載の半
導体装置の製造方法において、 前記選択性薄膜のエッチバック工程は、異方性エッチン
グにより行われることを特徴とする半導体装置の製造方
法。 - 【請求項８】 半導体基板に対し厚さ方向の異方性エッ
チングを行うことにより溝を形成する工程と、 前記溝の内壁面に絶縁膜を成膜する工程と、 半導体基板の表面側に多結晶シリコン堆積膜を成膜する
ことにより前記溝内に多結晶シリコンを充填する工程
と、 前記多結晶シリコン堆積膜に熱処理を施すことにより表
面に熱酸化膜を成膜する工程と、 前記熱酸化膜をエッチバックする工程と、 前記多結晶シリコン堆積膜をエッチバックする工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板に対し厚さ方向の異方性エッ
チングを行うことにより溝を形成する工程と、 半導体基板の表面側に多結晶シリコン堆積膜を成膜する
ことにより前記溝内に多結晶シリコンを充填する工程
と、 前記多結晶シリコン堆積膜に熱処理を施すことにより表
面に熱酸化膜を成膜する工程と、 前記熱酸化膜をエッチバックする工程と、 前記多結晶シリコン堆積膜をエッチバックする工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８または９記載の半導体装置の
製造方法において、前記熱酸化膜のエッチバック工程
は、異方性エッチングにより行われることを特徴とする
半導体装置の製造方法。 - 【請求項１１】 請求項１ないし１０のいずれかに記載
の半導体装置の製造方法において、 前記半導体基板に対し厚さ方向の異方性エッチングを行
うことにより溝を形成する工程を実行した後に、 前記溝を含む半導体基板表面に熱酸化により犠牲酸化膜
を成膜する工程と、 前記犠牲酸化膜を除去する工程とを順次実行することを
特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１ないし１１のいずれかに記載
の半導体装置の製造方法において、 前記多結晶シリコン堆積膜を成膜する工程では、前記溝
内に多結晶シリコンを充填した状態で多結晶シリコン堆
積膜における溝との対応部分の表面にできる窪みの底部
位置が前記半導体基板表面と同等の位置若しくは当該表
面より高い位置となるような膜厚まで多結晶シリコンを
堆積することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１ないし１２のいずれかに記載
の半導体装置の製造方法において、 前記多結晶シリコン堆積膜をエッチバックする工程は、
等方性エッチングにより行われることを特徴とする半導
体装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体装置の製造方
法において、 前記等方性エッチングが湿式処理であることを特徴とす
る半導体装置の製造方法。 - 【請求項１５】 請求項１４に記載の半導体装置の製造
方法において、 前記湿式処理はフッ酸と硝酸の混合液により行われるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１５に記載の半導体装置の製造
方法において、 前記湿式処理はフッ酸と硝酸の比がフッ酸：硝酸＝１：
５０〜３００、望ましくはフッ酸：硝酸＝１：１００の
混合液による湿式処理であることを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143303A JP2001326273A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置の製造方法 |
| US09/852,690 US6624044B2 (en) | 2000-05-16 | 2001-05-11 | Method for manufacturing semiconductor device having trench filled with polysilicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143303A JP2001326273A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326273A true JP2001326273A (ja) | 2001-11-22 |
Family
ID=18650144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000143303A Pending JP2001326273A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6624044B2 (ja) |
| JP (1) | JP2001326273A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014696A (ja) * | 2002-06-05 | 2004-01-15 | Denso Corp | 半導体装置の製造方法 |
| JP2004363551A (ja) * | 2003-05-14 | 2004-12-24 | Denso Corp | 半導体装置の製造方法 |
| JP2005051225A (ja) * | 2003-07-10 | 2005-02-24 | Internatl Rectifier Corp | 半導体装置のための、ＳｉまたはＳｉＣ上に厚い酸化物を形成する方法 |
| JP2008091925A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法 |
| JP2009158587A (ja) * | 2007-12-25 | 2009-07-16 | Rohm Co Ltd | 半導体装置 |
| US7696045B2 (en) | 2006-08-22 | 2010-04-13 | Nec Electronics Corporation | Method of manufacturing semiconductor device |
| KR101185856B1 (ko) | 2006-08-31 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 소자의 리세스 게이트 형성방법 |
| JP2016063193A (ja) * | 2014-09-22 | 2016-04-25 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
| JP2018125326A (ja) * | 2017-01-30 | 2018-08-09 | サンケン電気株式会社 | 半導体装置 |
| CN117410169A (zh) * | 2023-12-15 | 2024-01-16 | 粤芯半导体技术股份有限公司 | 多晶硅片的清洗方法及半导体器件的回收方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075187B1 (en) * | 2001-11-09 | 2006-07-11 | Combimatrix Corporation | Coating material over electrodes to support organic synthesis |
| JP2004228342A (ja) * | 2003-01-23 | 2004-08-12 | Denso Corp | 半導体装置およびその製造方法 |
| US7291541B1 (en) * | 2004-03-18 | 2007-11-06 | National Semiconductor Corporation | System and method for providing improved trench isolation of semiconductor devices |
| US8420488B2 (en) * | 2007-09-11 | 2013-04-16 | United Microelectronics Corp. | Method of fabricating high voltage device |
| US20150017774A1 (en) * | 2013-07-10 | 2015-01-15 | Globalfoundries Inc. | Method of forming fins with recess shapes |
| CN106328507B (zh) * | 2015-06-17 | 2020-09-15 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN110931432A (zh) * | 2018-09-19 | 2020-03-27 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158158A (ja) * | 1984-12-28 | 1986-07-17 | Sony Corp | 半導体装置の製造方法 |
| JPH01123470A (ja) * | 1987-11-09 | 1989-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02203532A (ja) * | 1989-02-01 | 1990-08-13 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0474452A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH07135247A (ja) * | 1993-11-10 | 1995-05-23 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102539A (ja) | 1981-12-14 | 1983-06-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4415383A (en) * | 1982-05-10 | 1983-11-15 | Northern Telecom Limited | Method of fabricating semiconductor devices using laser annealing |
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
| JPS62252950A (ja) | 1986-04-25 | 1987-11-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| KR930001499B1 (ko) * | 1987-07-07 | 1993-03-02 | 오끼뎅끼 고오교오 가부시끼가이샤 | 반도체 장치의 제조방법 |
| JPH01107554A (ja) | 1987-10-20 | 1989-04-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63313834A (ja) | 1988-01-13 | 1988-12-21 | Hitachi Ltd | 半導体集積回路 |
| JPH0834242B2 (ja) * | 1988-12-08 | 1996-03-29 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3216104B2 (ja) * | 1991-05-29 | 2001-10-09 | ソニー株式会社 | メタルプラグ形成方法及び配線形成方法 |
| JPH05175328A (ja) | 1991-12-26 | 1993-07-13 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| JPH05235158A (ja) | 1992-02-26 | 1993-09-10 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH06314739A (ja) | 1993-04-28 | 1994-11-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5346584A (en) * | 1993-07-28 | 1994-09-13 | Digital Equipment Corporation | Planarization process for IC trench isolation using oxidized polysilicon filler |
| JP3396553B2 (ja) | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JPH09260482A (ja) | 1996-03-26 | 1997-10-03 | Nippon Steel Corp | 半導体装置の製造方法 |
| JP3517514B2 (ja) | 1996-03-27 | 2004-04-12 | 株式会社東芝 | 半導体装置 |
| JPH09275134A (ja) | 1996-04-02 | 1997-10-21 | Fuji Electric Co Ltd | 誘電体分離型半導体装置の製造方法 |
| JPH10107138A (ja) | 1996-10-03 | 1998-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3924829B2 (ja) | 1997-01-13 | 2007-06-06 | 株式会社日立製作所 | 電圧駆動型半導体装置及びその製造方法 |
| AU7147798A (en) * | 1997-04-23 | 1998-11-13 | Advanced Chemical Systems International, Inc. | Planarization compositions for cmp of interlayer dielectrics |
| US5976982A (en) * | 1997-06-27 | 1999-11-02 | Siemens Aktiengesellschaft | Methods for protecting device components from chemical mechanical polish induced defects |
| US5872045A (en) * | 1997-07-14 | 1999-02-16 | Industrial Technology Research Institute | Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation |
| US6030897A (en) * | 1997-07-15 | 2000-02-29 | International Business Machines Corporation | Method of forming an alignment mark without a specific photolithographic step |
| JPH1197522A (ja) | 1997-07-24 | 1999-04-09 | Fuji Electric Co Ltd | 誘電体分離基板およびその製造方法 |
| JPH11121605A (ja) | 1997-10-21 | 1999-04-30 | Toyota Motor Corp | 半導体装置の製造方法 |
| US6001706A (en) * | 1997-12-08 | 1999-12-14 | Chartered Semiconductor Manufacturing, Ltd. | Method for making improved shallow trench isolation for semiconductor integrated circuits |
| US6025271A (en) * | 1997-12-08 | 2000-02-15 | Micron Technology, Inc. | Method of removing surface defects or other recesses during the formation of a semiconductor device |
| JP4228414B2 (ja) | 1998-07-06 | 2009-02-25 | 株式会社デンソー | 半導体装置の製造方法 |
| TW429514B (en) * | 1999-10-06 | 2001-04-11 | Mosel Vitelic Inc | Planarization method for polysilicon layer deposited on the trench |
-
2000
- 2000-05-16 JP JP2000143303A patent/JP2001326273A/ja active Pending
-
2001
- 2001-05-11 US US09/852,690 patent/US6624044B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158158A (ja) * | 1984-12-28 | 1986-07-17 | Sony Corp | 半導体装置の製造方法 |
| JPH01123470A (ja) * | 1987-11-09 | 1989-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02203532A (ja) * | 1989-02-01 | 1990-08-13 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0474452A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH07135247A (ja) * | 1993-11-10 | 1995-05-23 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014696A (ja) * | 2002-06-05 | 2004-01-15 | Denso Corp | 半導体装置の製造方法 |
| JP2004363551A (ja) * | 2003-05-14 | 2004-12-24 | Denso Corp | 半導体装置の製造方法 |
| JP4534500B2 (ja) * | 2003-05-14 | 2010-09-01 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2005051225A (ja) * | 2003-07-10 | 2005-02-24 | Internatl Rectifier Corp | 半導体装置のための、ＳｉまたはＳｉＣ上に厚い酸化物を形成する方法 |
| US7754550B2 (en) | 2003-07-10 | 2010-07-13 | International Rectifier Corporation | Process for forming thick oxides on Si or SiC for semiconductor devices |
| US7696045B2 (en) | 2006-08-22 | 2010-04-13 | Nec Electronics Corporation | Method of manufacturing semiconductor device |
| KR101185856B1 (ko) | 2006-08-31 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 소자의 리세스 게이트 형성방법 |
| JP2008091925A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法 |
| JP2009158587A (ja) * | 2007-12-25 | 2009-07-16 | Rohm Co Ltd | 半導体装置 |
| JP2016063193A (ja) * | 2014-09-22 | 2016-04-25 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
| JP2018125326A (ja) * | 2017-01-30 | 2018-08-09 | サンケン電気株式会社 | 半導体装置 |
| CN117410169A (zh) * | 2023-12-15 | 2024-01-16 | 粤芯半导体技术股份有限公司 | 多晶硅片的清洗方法及半导体器件的回收方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010046762A1 (en) | 2001-11-29 |
| US6624044B2 (en) | 2003-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI548093B (zh) | 半導體元件及鰭式場效電晶體元件的形成方法 | |
| US8039326B2 (en) | Methods for fabricating bulk FinFET devices having deep trench isolation | |
| JP2001326273A (ja) | 半導体装置の製造方法 | |
| KR100809841B1 (ko) | 반도체 장치와 그 제조 방법 | |
| US20090057846A1 (en) | Method to fabricate adjacent silicon fins of differing heights | |
| US6306723B1 (en) | Method to form shallow trench isolations without a chemical mechanical polish | |
| US6399461B1 (en) | Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions | |
| JPH0661342A (ja) | トレンチ素子分離膜製造方法 | |
| JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
| CN116230529B (zh) | 一种半导体结构的制造方法 | |
| US20090191688A1 (en) | Shallow Trench Isolation Process Using Two Liners | |
| US9437674B2 (en) | Insulating trench forming method | |
| CN108346570B (zh) | 一种半导体器件的制作方法 | |
| JP2002170877A (ja) | 半導体装置の製造方法 | |
| US20070212849A1 (en) | Method of fabricating a groove-like structure in a semiconductor device | |
| JP5288814B2 (ja) | 半導体装置の製造方法 | |
| CN107221511B (zh) | 沟槽隔离结构的制造方法 | |
| US11784087B2 (en) | Semiconductor structure having layers in a trench and method of manufacturing the same | |
| US6489193B1 (en) | Process for device isolation | |
| KR100519517B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100703841B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| US20050158963A1 (en) | Method of forming planarized shallow trench isolation | |
| KR100511896B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100291417B1 (ko) | 반도체 소자의 아이솔레이션 제조방법 | |
| JP2000188325A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090918 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101019 |