JPH10107138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10107138A JPH10107138A JP26283096A JP26283096A JPH10107138A JP H10107138 A JPH10107138 A JP H10107138A JP 26283096 A JP26283096 A JP 26283096A JP 26283096 A JP26283096 A JP 26283096A JP H10107138 A JPH10107138 A JP H10107138A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- oxide film
- silicon oxide
- polishing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 幅が広い溝に囲まれて孤立した素子領域を有
する半導体基板の表面を平坦化できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１上に研磨ストッパ層として
窒化シリコン膜２及びシリコン酸化膜３を形成し、フォ
トレジスト法を使用して基板１に素子分離用の溝５ａ，
５ｂ，５ｃを形成する。その後、ＣＶＤ法により、溝５
ａ，５ｂ，５ｃの深さの２倍以上の厚さでシリコン酸化
膜６を形成し、このシリコン酸化膜６の上に多結晶シリ
コン膜７を形成する。次に、化学的機械研磨により広い
溝５ａ，５ｃの上以外の多結晶シリコン膜７を除去した
後、残存した多結晶シリコン膜７をマスクとしてシリコ
ン酸化膜６をエッチングし、シリコン酸化膜３が露出す
る前にエッチングを終了する。次いで、化学的機械研磨
によりストッパ膜が露出するまで研磨する。
する半導体基板の表面を平坦化できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１上に研磨ストッパ層として
窒化シリコン膜２及びシリコン酸化膜３を形成し、フォ
トレジスト法を使用して基板１に素子分離用の溝５ａ，
５ｂ，５ｃを形成する。その後、ＣＶＤ法により、溝５
ａ，５ｂ，５ｃの深さの２倍以上の厚さでシリコン酸化
膜６を形成し、このシリコン酸化膜６の上に多結晶シリ
コン膜７を形成する。次に、化学的機械研磨により広い
溝５ａ，５ｃの上以外の多結晶シリコン膜７を除去した
後、残存した多結晶シリコン膜７をマスクとしてシリコ
ン酸化膜６をエッチングし、シリコン酸化膜３が露出す
る前にエッチングを終了する。次いで、化学的機械研磨
によりストッパ膜が露出するまで研磨する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の素子
領域の間に溝を形成し、この溝に絶縁材料を埋め込んで
素子分離する溝分離構造を有する半導体装置の製造方法
に関する。
領域の間に溝を形成し、この溝に絶縁材料を埋め込んで
素子分離する溝分離構造を有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、素
子領域間を溝（trench）により分離した溝分離構造の半
導体デバイスが開発されている。この種の半導体デバイ
スの製造工程においては、半導体基板の素子領域の間に
溝を形成した後、全面に絶縁材料を堆積させて溝を埋め
込むようにして絶縁膜を形成し、この絶縁膜を研磨して
基板表面を平坦化している。
子領域間を溝（trench）により分離した溝分離構造の半
導体デバイスが開発されている。この種の半導体デバイ
スの製造工程においては、半導体基板の素子領域の間に
溝を形成した後、全面に絶縁材料を堆積させて溝を埋め
込むようにして絶縁膜を形成し、この絶縁膜を研磨して
基板表面を平坦化している。
【０００３】しかし、上記の方法では、狭い溝と広い溝
とを形成した場合に、広い溝の部分では溝内に埋め込ま
れた絶縁膜の表面がへこんで平坦性が劣化するという欠
点がある。この欠点を解消すべく、広い溝の上に多結晶
シリコン膜を選択的に形成することが提案されている
（U.S.Pat.No.5173439、U.S.Pat.No.5006482）。図４
（ａ）〜図４（ｄ）は、上述した従来の半導体装置の製
造方法における表面平坦化処理を工程順に示す断面図で
ある。
とを形成した場合に、広い溝の部分では溝内に埋め込ま
れた絶縁膜の表面がへこんで平坦性が劣化するという欠
点がある。この欠点を解消すべく、広い溝の上に多結晶
シリコン膜を選択的に形成することが提案されている
（U.S.Pat.No.5173439、U.S.Pat.No.5006482）。図４
（ａ）〜図４（ｄ）は、上述した従来の半導体装置の製
造方法における表面平坦化処理を工程順に示す断面図で
ある。
【０００４】まず、図４（ａ）に示すように、ＣＶＤ
（Chemical Vapor Deposition ）法を使用して、シリコ
ン半導体基板２１上にエッチングストッパ層として窒化
シリコン（Ｓｉ3 Ｎ4 ）膜２２を約１００ｎｍの厚さに
形成する。次に、フォトレジスト法により、窒化シリコ
ン膜２２をパターニングして、溝を形成すべき領域の半
導体基板２１を露出させる。そして、露出した部分の半
導体基板２１をエッチングして溝（幅が広い溝２３及び
幅が狭い溝２４）を形成する。
（Chemical Vapor Deposition ）法を使用して、シリコ
ン半導体基板２１上にエッチングストッパ層として窒化
シリコン（Ｓｉ3 Ｎ4 ）膜２２を約１００ｎｍの厚さに
形成する。次に、フォトレジスト法により、窒化シリコ
ン膜２２をパターニングして、溝を形成すべき領域の半
導体基板２１を露出させる。そして、露出した部分の半
導体基板２１をエッチングして溝（幅が広い溝２３及び
幅が狭い溝２４）を形成する。
【０００５】その後、溝２３，２４を埋め込むようにし
て、基板２１上の全面にシリコン酸化膜２５を形成す
る。このとき、シリコン酸化膜２５の厚さは溝２３，２
４の深さとほぼ同じにする。次に、シリコン酸化膜２５
上に多結晶シリコン膜２６を約１００ｎｍの厚さに形成
する。次に、図４（ｂ）に示すように、多結晶シリコン
２６膜に対し化学的機械研磨を施し、幅が広い溝２３の
上方の領域にのみ多結晶シリコン膜２６を残存させる。
その後、図４（ｃ）に示すように、残存した多結晶シリ
コン膜２６をマスクとしてシリコン酸化膜２５をエッチ
ングし、窒化シリコン膜２２を露出させてエッチングを
終了する。これにより、幅が狭い溝２４の上はほぼ平坦
になる。
て、基板２１上の全面にシリコン酸化膜２５を形成す
る。このとき、シリコン酸化膜２５の厚さは溝２３，２
４の深さとほぼ同じにする。次に、シリコン酸化膜２５
上に多結晶シリコン膜２６を約１００ｎｍの厚さに形成
する。次に、図４（ｂ）に示すように、多結晶シリコン
２６膜に対し化学的機械研磨を施し、幅が広い溝２３の
上方の領域にのみ多結晶シリコン膜２６を残存させる。
その後、図４（ｃ）に示すように、残存した多結晶シリ
コン膜２６をマスクとしてシリコン酸化膜２５をエッチ
ングし、窒化シリコン膜２２を露出させてエッチングを
終了する。これにより、幅が狭い溝２４の上はほぼ平坦
になる。
【０００６】次いで、図４（ｄ）に示すように、化学的
機械研磨により、広い溝２３の上に残存している多結晶
シリコン膜２６と溝２３から突出した部分のシリコン酸
化膜２５とを除去し、基板表面を平坦化する。これによ
り、溝分離構造を有する半導体装置の表面平坦化処理が
完了する。
機械研磨により、広い溝２３の上に残存している多結晶
シリコン膜２６と溝２３から突出した部分のシリコン酸
化膜２５とを除去し、基板表面を平坦化する。これによ
り、溝分離構造を有する半導体装置の表面平坦化処理が
完了する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法における表面平坦化処理に
おいては、幅が広い溝に囲まれて孤立した素子領域（以
下、孤立素子領域という）を有する半導体基板に適用す
る場合に、以下に示す問題点がある。図５（ａ）〜図５
（ｄ）は図４（ａ）〜図４（ｄ）に示す工程における孤
立素子領域の状態を示す断面図である。
従来の半導体装置の製造方法における表面平坦化処理に
おいては、幅が広い溝に囲まれて孤立した素子領域（以
下、孤立素子領域という）を有する半導体基板に適用す
る場合に、以下に示す問題点がある。図５（ａ）〜図５
（ｄ）は図４（ａ）〜図４（ｄ）に示す工程における孤
立素子領域の状態を示す断面図である。
【０００８】すなわち、図４（ａ）に示す工程におい
て、孤立素子領域２８では、図５（ａ）に示すように、
孤立素子領域２８の上方にシリコン酸化膜２５及び多結
晶シリコン膜２６の凸部が形成される。図４（ｂ）に示
す工程において、孤立素子領域２８では、図５（ｂ）に
示すように凸部の上部が削られてシリコン酸化膜２５が
露出する。このため、図４（ｃ）に示す工程では、図５
（ｃ）に示すように、孤立素子領域２８の周囲のシリコ
ン酸化膜２５がエッチングされて、孤立素子領域２８の
周囲のシリコン酸化膜２５に溝２９が形成される。この
溝２９は、図５（ｄ）に示すように、平坦化処理が終了
した後も残り、孤立素子領域２８の側部が露出する。
て、孤立素子領域２８では、図５（ａ）に示すように、
孤立素子領域２８の上方にシリコン酸化膜２５及び多結
晶シリコン膜２６の凸部が形成される。図４（ｂ）に示
す工程において、孤立素子領域２８では、図５（ｂ）に
示すように凸部の上部が削られてシリコン酸化膜２５が
露出する。このため、図４（ｃ）に示す工程では、図５
（ｃ）に示すように、孤立素子領域２８の周囲のシリコ
ン酸化膜２５がエッチングされて、孤立素子領域２８の
周囲のシリコン酸化膜２５に溝２９が形成される。この
溝２９は、図５（ｄ）に示すように、平坦化処理が終了
した後も残り、孤立素子領域２８の側部が露出する。
【０００９】このように、孤立素子領域２８の側部が露
出すると、例えばこの孤立素子領域にＭＯＳトランジス
タを形成したときに以下の問題点が発生する。すなわ
ち、窒化シリコン膜２２を除去して孤立素子領域２８の
表面にゲート酸化膜を形成するときに、孤立素子領域２
８の側部にも酸化膜が形成されてしまう。また、ゲート
電極を形成する際に、ゲート電極材料が溝２９に入り込
む。このため、トランジスタの特性が劣化したり、孤立
素子領域２８のエッジ部分に電界が集中してトランジス
タのしきい値電圧が低下するなどの不具合が発生する。
出すると、例えばこの孤立素子領域にＭＯＳトランジス
タを形成したときに以下の問題点が発生する。すなわ
ち、窒化シリコン膜２２を除去して孤立素子領域２８の
表面にゲート酸化膜を形成するときに、孤立素子領域２
８の側部にも酸化膜が形成されてしまう。また、ゲート
電極を形成する際に、ゲート電極材料が溝２９に入り込
む。このため、トランジスタの特性が劣化したり、孤立
素子領域２８のエッジ部分に電界が集中してトランジス
タのしきい値電圧が低下するなどの不具合が発生する。
【００１０】本発明の目的は、幅が広い溝に囲まれて孤
立した素子領域を有する半導体基板の表面を平坦化でき
る半導体装置の製造方法を提供することである。
立した素子領域を有する半導体基板の表面を平坦化でき
る半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記した課題は、半導体
基板上に研磨ストッパ層を形成する工程と、前記研磨ス
トッパ層をパターニングする工程と、前記研磨ストッパ
層をマスクとして前記半導体基板をエッチングすること
により溝を形成する工程と、前記半導体基板上の全面
に、前記溝の深さの２倍以上の厚さで絶縁材料を堆積さ
せて絶縁膜を形成する工程と、前記絶縁膜上にカバー膜
を形成する工程と、前記カバー膜を研磨して前記溝の上
方の少なくとも一部の領域にのみ前記カバー膜を残存さ
せる工程と、残存した前記カバー膜をマスクとして前記
絶縁膜をエッチングし、前記研磨ストッパ層が露出する
前にエッチングを終了する工程と、前記残存したカバー
膜及び前記絶縁膜を研磨して前記研磨ストッパ層を露出
させる工程とを有することを特徴とする半導体装置の製
造方法により解決する。
基板上に研磨ストッパ層を形成する工程と、前記研磨ス
トッパ層をパターニングする工程と、前記研磨ストッパ
層をマスクとして前記半導体基板をエッチングすること
により溝を形成する工程と、前記半導体基板上の全面
に、前記溝の深さの２倍以上の厚さで絶縁材料を堆積さ
せて絶縁膜を形成する工程と、前記絶縁膜上にカバー膜
を形成する工程と、前記カバー膜を研磨して前記溝の上
方の少なくとも一部の領域にのみ前記カバー膜を残存さ
せる工程と、残存した前記カバー膜をマスクとして前記
絶縁膜をエッチングし、前記研磨ストッパ層が露出する
前にエッチングを終了する工程と、前記残存したカバー
膜及び前記絶縁膜を研磨して前記研磨ストッパ層を露出
させる工程とを有することを特徴とする半導体装置の製
造方法により解決する。
【００１２】以下、本発明の作用について説明する。本
発明方法においては、半導体基板に溝を形成した後、前
記溝の深さの２倍以上の厚さで絶縁材料を堆積させて前
記溝を埋め込むと共に絶縁膜を形成する。そして、絶縁
膜上に例えば多結晶シリコンからなるカバー膜を形成す
る。このカバー膜は、溝の上方の部分では窪んだ状態に
なる。このカバー膜を研磨して、窪んだ部分にのみカバ
ー膜を残存させる。その後、前記絶縁膜をエッチングし
てストッパ層が露出する前にエッチングを終了する。こ
のとき、絶縁層の厚さが溝の深さの２倍以上であるの
で、若干オーバーエッチングしてもストッパ層が露出す
ることがなく、ストッパ層が露出する前にエッチングを
終了することが容易である。その後、例えば化学的機械
研磨により残存しているカバー膜及び絶縁膜を研磨して
基板を平坦化する。これにより、幅が広い溝に囲まれた
素子領域を有する半導体基板であっても、表面全体を平
坦化することができる。
発明方法においては、半導体基板に溝を形成した後、前
記溝の深さの２倍以上の厚さで絶縁材料を堆積させて前
記溝を埋め込むと共に絶縁膜を形成する。そして、絶縁
膜上に例えば多結晶シリコンからなるカバー膜を形成す
る。このカバー膜は、溝の上方の部分では窪んだ状態に
なる。このカバー膜を研磨して、窪んだ部分にのみカバ
ー膜を残存させる。その後、前記絶縁膜をエッチングし
てストッパ層が露出する前にエッチングを終了する。こ
のとき、絶縁層の厚さが溝の深さの２倍以上であるの
で、若干オーバーエッチングしてもストッパ層が露出す
ることがなく、ストッパ層が露出する前にエッチングを
終了することが容易である。その後、例えば化学的機械
研磨により残存しているカバー膜及び絶縁膜を研磨して
基板を平坦化する。これにより、幅が広い溝に囲まれた
素子領域を有する半導体基板であっても、表面全体を平
坦化することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。図１〜図３は、本
発明の実施の形態の半導体装置の製造方法を工程順に示
す断面図である。なお、これらの図において、領域１０
には幅が広い溝と狭い溝とを近接して形成し、領域２０
には孤立素子領域を形成するとする。
て、添付の図面を参照して説明する。図１〜図３は、本
発明の実施の形態の半導体装置の製造方法を工程順に示
す断面図である。なお、これらの図において、領域１０
には幅が広い溝と狭い溝とを近接して形成し、領域２０
には孤立素子領域を形成するとする。
【００１４】まず、図１（ａ）に示すように、シリコン
半導体基板１上にパッド酸化膜（図示せず）を５ｎｍの
厚さに形成する。このパッド酸化膜は、後述の窒化シリ
コン膜２と半導体基板１とが直接接触すると、トランジ
スタ素子を形成する際にゲート酸化膜の特性が劣化する
ことを防止するために設けるものであるが、本発明にお
いてはパッド酸化膜は必ずしも必要ではない。
半導体基板１上にパッド酸化膜（図示せず）を５ｎｍの
厚さに形成する。このパッド酸化膜は、後述の窒化シリ
コン膜２と半導体基板１とが直接接触すると、トランジ
スタ素子を形成する際にゲート酸化膜の特性が劣化する
ことを防止するために設けるものであるが、本発明にお
いてはパッド酸化膜は必ずしも必要ではない。
【００１５】このパッド酸化膜上に、研磨ストッパ層と
して、窒化シリコン膜２及びシリコン酸化膜３をそれぞ
れ１００ｎｍの厚さに形成する。これらの窒化シリコン
膜２及びシリコン酸化膜３は、例えばＣＶＤ法により形
成することができる。その後、シリコン酸化膜３上にフ
ォトレジスト膜４を形成し、フォトリソグラフィ法によ
りフォトレジスト膜４をパターニングする。
して、窒化シリコン膜２及びシリコン酸化膜３をそれぞ
れ１００ｎｍの厚さに形成する。これらの窒化シリコン
膜２及びシリコン酸化膜３は、例えばＣＶＤ法により形
成することができる。その後、シリコン酸化膜３上にフ
ォトレジスト膜４を形成し、フォトリソグラフィ法によ
りフォトレジスト膜４をパターニングする。
【００１６】次に、図１（ｂ）に示すように、フォトレ
ジスト膜４をマスクとしてシリコン酸化膜３、窒化シリ
コン膜２及びパッド酸化膜をエッチングして基板１を選
択的に露出させる。次に、図１（ｃ）に示すように、シ
リコン酸化膜３及び窒化シリコン膜２をマスクとし、ド
ライエッチング法を使用してシリコン半導体基板１を４
００ｎｍの深さにエッチングすることにより、溝５ａ，
５ｂ，５ｃを形成する。溝５ａは幅が広い溝であり、溝
５ｂは幅が狭い溝であり、溝５ｃは孤立素子領域８を囲
む幅が広い（例えば２０μｍ以上）の溝である。なお、
溝５ａ，５ｂ，５ｃは素子間又はウェル間を確実に分離
できる深さであればよく、一般的には２００ｎｍ以上の
深さであればよい。
ジスト膜４をマスクとしてシリコン酸化膜３、窒化シリ
コン膜２及びパッド酸化膜をエッチングして基板１を選
択的に露出させる。次に、図１（ｃ）に示すように、シ
リコン酸化膜３及び窒化シリコン膜２をマスクとし、ド
ライエッチング法を使用してシリコン半導体基板１を４
００ｎｍの深さにエッチングすることにより、溝５ａ，
５ｂ，５ｃを形成する。溝５ａは幅が広い溝であり、溝
５ｂは幅が狭い溝であり、溝５ｃは孤立素子領域８を囲
む幅が広い（例えば２０μｍ以上）の溝である。なお、
溝５ａ，５ｂ，５ｃは素子間又はウェル間を確実に分離
できる深さであればよく、一般的には２００ｎｍ以上の
深さであればよい。
【００１７】その後、ドライ酸化法により、露出してい
る基板１の表面に熱酸化膜（図示せず）を１０ｎｍの厚
さに形成する。この熱酸化膜は、ドライエッチングによ
りシリコン半導体基板１に発生したダメージ層を除去す
るために形成するものであるが、この熱酸化膜は必要に
応じて形成すればよく、本発明では必須のものではな
い。
る基板１の表面に熱酸化膜（図示せず）を１０ｎｍの厚
さに形成する。この熱酸化膜は、ドライエッチングによ
りシリコン半導体基板１に発生したダメージ層を除去す
るために形成するものであるが、この熱酸化膜は必要に
応じて形成すればよく、本発明では必須のものではな
い。
【００１８】次に、図２（ａ）に示すように、ＣＶＤ法
により基板１上にシリコン酸化膜６を約１μｍの厚さに
形成して、溝５ａ，５ｂ，５ｃを酸化シリコン膜６で埋
め込む。その後、シリコン酸化膜６を緻密化するため
に、ドライ酸素雰囲気中で基板１を１０００℃で３０分
間加熱する熱処理を施す。酸化シリコン膜６の厚さｔ
は、溝５ａ，５ｂ，５ｃの深さｄの２倍以上とする。但
し、酸化シリコン膜６の厚さが厚すぎると、化学的機械
研磨に要する時間が長くなると共に、研磨のばらつきが
発生しやすくなる。このため、酸化シリコン膜６の厚さ
は、溝５ａ，５ｂ，５ｃの深さの２〜２．５倍程度とす
ることが好ましい。
により基板１上にシリコン酸化膜６を約１μｍの厚さに
形成して、溝５ａ，５ｂ，５ｃを酸化シリコン膜６で埋
め込む。その後、シリコン酸化膜６を緻密化するため
に、ドライ酸素雰囲気中で基板１を１０００℃で３０分
間加熱する熱処理を施す。酸化シリコン膜６の厚さｔ
は、溝５ａ，５ｂ，５ｃの深さｄの２倍以上とする。但
し、酸化シリコン膜６の厚さが厚すぎると、化学的機械
研磨に要する時間が長くなると共に、研磨のばらつきが
発生しやすくなる。このため、酸化シリコン膜６の厚さ
は、溝５ａ，５ｂ，５ｃの深さの２〜２．５倍程度とす
ることが好ましい。
【００１９】次に、図２（ｂ）に示すように、シリコン
酸化膜６上にカバー膜として多結晶シリコン膜７を１８
０ｎｍの厚さに形成する。なお、カバー膜としては、多
結晶シリコン膜７の他にアモルファスシリコン膜でもよ
く、窒化シリコン膜を１００ｎｍの厚さに形成してもよ
い。その後、図２（ｃ）に示すように、化学的機械研磨
を施し、表面の凸部、すなわち素子領域の上の多結晶シ
リコン膜７を除去し、表面の凹部、すなわち広い溝５
ａ，５ｃの上にのみ多結晶シリコン膜７を残す。この場
合、化学的機械研磨には、例えば発泡ポリウレタン製の
研磨布と、コロイダルシリカを主成分とした研磨剤とを
使用する。カバー膜として上述の如く多結晶シリコン７
膜を使用した場合は、上記研磨剤によりカバー膜を容易
に研磨することができる。また、化学的機械研磨に替え
て、機械的研磨（ラッピング）により多結晶シリコン膜
７を研磨してもよい。
酸化膜６上にカバー膜として多結晶シリコン膜７を１８
０ｎｍの厚さに形成する。なお、カバー膜としては、多
結晶シリコン膜７の他にアモルファスシリコン膜でもよ
く、窒化シリコン膜を１００ｎｍの厚さに形成してもよ
い。その後、図２（ｃ）に示すように、化学的機械研磨
を施し、表面の凸部、すなわち素子領域の上の多結晶シ
リコン膜７を除去し、表面の凹部、すなわち広い溝５
ａ，５ｃの上にのみ多結晶シリコン膜７を残す。この場
合、化学的機械研磨には、例えば発泡ポリウレタン製の
研磨布と、コロイダルシリカを主成分とした研磨剤とを
使用する。カバー膜として上述の如く多結晶シリコン７
膜を使用した場合は、上記研磨剤によりカバー膜を容易
に研磨することができる。また、化学的機械研磨に替え
て、機械的研磨（ラッピング）により多結晶シリコン膜
７を研磨してもよい。
【００２０】次に、図３（ａ）に示すように、残存した
多結晶シリコン膜７をマスクにして、シリコン酸化膜６
を約５００ｎｍの深さにエッチングする。このとき、エ
ッチング液としては、例えば濃度が４５ｗｔ％のＨＦを
純水で１０倍に希釈した希釈フッ酸を使用する。孤立素
子領域８では、シリコン酸化膜６の厚さが約１μｍであ
るので、若干オーバーエッチングしてもストッパ層が露
出するおそれはない。
多結晶シリコン膜７をマスクにして、シリコン酸化膜６
を約５００ｎｍの深さにエッチングする。このとき、エ
ッチング液としては、例えば濃度が４５ｗｔ％のＨＦを
純水で１０倍に希釈した希釈フッ酸を使用する。孤立素
子領域８では、シリコン酸化膜６の厚さが約１μｍであ
るので、若干オーバーエッチングしてもストッパ層が露
出するおそれはない。
【００２１】なお、シリコン酸化膜６はドライエッチン
グによりエッチングしてもよい。この場合、エッチング
ガスとしては、例えばＣＨ4 、ＣＨＦ3 又はＣ4 Ｆ8 等
を使用することができる。また、エッチングは、等方性
エッチング及び異方性エッチングのどちらでもよい。次
いで、図３（ｂ）に示すように、多結晶シリコン膜７と
シリコン酸化膜６とに対し化学的機械研磨を施す。この
化学的機械研磨は研磨ストッパ層である窒化シリコン膜
２及びシリコン酸化膜３が露出した時点で終了する。一
般に、窒化シリコン膜はシリコン酸化膜に比べて研磨さ
れにくいので、窒化シリコン膜２により基板１まで研磨
されてしまうことが防止される。これにより、素子分離
用溝内に絶縁材料が埋め込まれた表面が平坦な半導体基
板が得られる。
グによりエッチングしてもよい。この場合、エッチング
ガスとしては、例えばＣＨ4 、ＣＨＦ3 又はＣ4 Ｆ8 等
を使用することができる。また、エッチングは、等方性
エッチング及び異方性エッチングのどちらでもよい。次
いで、図３（ｂ）に示すように、多結晶シリコン膜７と
シリコン酸化膜６とに対し化学的機械研磨を施す。この
化学的機械研磨は研磨ストッパ層である窒化シリコン膜
２及びシリコン酸化膜３が露出した時点で終了する。一
般に、窒化シリコン膜はシリコン酸化膜に比べて研磨さ
れにくいので、窒化シリコン膜２により基板１まで研磨
されてしまうことが防止される。これにより、素子分離
用溝内に絶縁材料が埋め込まれた表面が平坦な半導体基
板が得られる。
【００２２】本実施の形態においては、絶縁膜６を溝５
ａ，５ｂ，５ｃの深さの２倍以上の厚さに形成し、絶縁
膜６をエッチングする際にはストッパ層である窒化シリ
コン膜２及びシリコン酸化膜３が露出しない時点でエッ
チングを終了するので、若干オーバーエッチングしても
孤立素子領域の周囲に溝が形成されることがない。この
ため、研磨ストッパ層が露出するまで研磨することによ
り、基板表面が平坦化になる。
ａ，５ｂ，５ｃの深さの２倍以上の厚さに形成し、絶縁
膜６をエッチングする際にはストッパ層である窒化シリ
コン膜２及びシリコン酸化膜３が露出しない時点でエッ
チングを終了するので、若干オーバーエッチングしても
孤立素子領域の周囲に溝が形成されることがない。この
ため、研磨ストッパ層が露出するまで研磨することによ
り、基板表面が平坦化になる。
【００２３】
【発明の効果】以上説明したように、本発明方法によれ
ば、半導体基板に溝を形成した後、前記溝の深さの２倍
以上の厚さで絶縁材料を堆積させて前記溝を埋め込むと
共に絶縁膜を形成する。そして、絶縁膜上に多結晶シリ
コン等からなるカバー膜を形成し、化学的機械研磨を施
した後、前記絶縁膜をエッチングしてストッパ層が露出
する前にエッチングを終了する。従って、絶縁層をエッ
チングする際に若干オーバーエッチングしてもストッパ
層が露出することがない。その後、化学的機械研磨によ
り残存しているカバー膜及び絶縁膜を研磨して基板を平
坦化するので、基板表面全体が平坦化される。
ば、半導体基板に溝を形成した後、前記溝の深さの２倍
以上の厚さで絶縁材料を堆積させて前記溝を埋め込むと
共に絶縁膜を形成する。そして、絶縁膜上に多結晶シリ
コン等からなるカバー膜を形成し、化学的機械研磨を施
した後、前記絶縁膜をエッチングしてストッパ層が露出
する前にエッチングを終了する。従って、絶縁層をエッ
チングする際に若干オーバーエッチングしてもストッパ
層が露出することがない。その後、化学的機械研磨によ
り残存しているカバー膜及び絶縁膜を研磨して基板を平
坦化するので、基板表面全体が平坦化される。
【図１】本発明の実施の形態の半導体装置の製造方法を
工程順に示す断面図（その１）である。
工程順に示す断面図（その１）である。
【図２】本発明の実施の形態の半導体装置の製造方法を
工程順に示す断面図（その２）である。
工程順に示す断面図（その２）である。
【図３】本発明の実施の形態の半導体装置の製造方法を
工程順に示す断面図（その３）である。
工程順に示す断面図（その３）である。
【図４】従来の半導体装置の製造方法における表面平坦
化処理を工程順に示す断面図である。
化処理を工程順に示す断面図である。
【図５】従来の問題点を示す断面図である。
１，２１ 半導体基板 ２，２２ 窒化シリコン膜 ３，６，２５ シリコン酸化膜 ４ フォトレジスト膜 ５ａ，５ｂ，５ｃ，２３，２４ 溝 ７，２６ 多結晶シリコン膜 ８，２８ 孤立素子領域
Claims (4)
- 【請求項１】 半導体基板上に研磨ストッパ層を形成す
る工程と、 前記研磨ストッパ層をパターニングする工程と、 前記研磨ストッパ層をマスクとして前記半導体基板をエ
ッチングすることにより溝を形成する工程と、 前記半導体基板上の全面に、前記溝の深さの２倍以上の
厚さで絶縁材料を堆積させて絶縁膜を形成する工程と、 前記絶縁膜上にカバー膜を形成する工程と、 前記カバー膜を研磨して前記溝の上方の少なくとも一部
の領域にのみ前記カバー膜を残存させる工程と、 残存した前記カバー膜をマスクとして前記絶縁膜をエッ
チングし、前記研磨ストッパ層が露出する前にエッチン
グを終了する工程と、 前記残存したカバー膜及び前記絶縁膜を研磨して前記研
磨ストッパ層を露出させる工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記カバー膜は多結晶シリコン又は窒化
シリコンからなることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記研磨ストッパ層は窒化シリコンから
なることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項４】 前記研磨は化学的機械研磨により行なう
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26283096A JPH10107138A (ja) | 1996-10-03 | 1996-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26283096A JPH10107138A (ja) | 1996-10-03 | 1996-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107138A true JPH10107138A (ja) | 1998-04-24 |
Family
ID=17381214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26283096A Withdrawn JPH10107138A (ja) | 1996-10-03 | 1996-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| JP2016092343A (ja) * | 2014-11-11 | 2016-05-23 | 富士通株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-10-03 JP JP26283096A patent/JPH10107138A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| JP2016092343A (ja) * | 2014-11-11 | 2016-05-23 | 富士通株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5989977A (en) | Shallow trench isolation process | |
| JP4593521B2 (ja) | 高選択性ｃｍｐを用いた集積回路装置のトレンチ素子分離方法 | |
| JP3208575B2 (ja) | 半導体装置の製法 | |
| JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
| JP2003188251A (ja) | トレンチ素子分離構造を有する半導体素子及びその製造方法 | |
| JPH06318687A (ja) | Ｓｏｉウェーハの形成方法 | |
| JPH118295A (ja) | 半導体装置及びその製造方法 | |
| JP3063686B2 (ja) | 半導体装置の製造方法 | |
| JP3670455B2 (ja) | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 | |
| JPH1032240A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3715480B2 (ja) | 半導体装置の素子分離膜形成方法 | |
| KR0172792B1 (ko) | 반도체소자의 소자분리 영역의 제조방법 | |
| JPH10289946A (ja) | 半導体装置の製造方法 | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| JPH10107138A (ja) | 半導体装置の製造方法 | |
| JPH0818054A (ja) | 半導体装置及びその製造方法 | |
| KR20000023238A (ko) | 반도체 장치의 제조 방법 | |
| JP2006005237A (ja) | 半導体装置の製造方法 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| KR20090070710A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100567028B1 (ko) | 산화를 이용하여 얕은 트렌치 아이솔레이션의 프로파일을개선하는 방법 | |
| JPH1022374A (ja) | 半導体装置の製造方法 | |
| JP4258159B2 (ja) | 半導体装置の製造方法 | |
| JPH0846032A (ja) | 半導体装置の製造方法 | |
| JP2000100934A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |