JP2001093972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチ内に埋設する多結晶シリコンの高さ
制御を容易にする。 【解決手段】 ＳＯＩ基板におけるシリコン基板３側の
表面にパッド酸化膜４、Ｓｉ3Ｎ4膜５、ＳｉＯ2膜６を
堆積した後、絶縁膜２にまで達するトレンチ７を形成す
る。そして、トレンチ７の内壁面に絶縁被膜８を形成し
た後、トレンチ７を埋設するように多結晶シリコン９を
堆積する。次に、ＳｉＯ2膜６の上に堆積した余分な多
結晶シリコン９をエッチバックして、ＳｉＯ2膜６を露
出させる。この後、ＣＭＰにより、Ｓｉ3Ｎ4膜５をスト
ッパとして、ＳｉＯ2膜６とトレンチ７内の多結晶シリ
コン９を、同時に研磨除去する。この場合、多結晶シリ
コン９の高さは、パッド酸化膜４とＳｉ3Ｎ4膜５の膜厚
ばらつきで決まるため、多結晶シリコン９の高さ制御を
容易にすることができる。
制御を容易にする。 【解決手段】 ＳＯＩ基板におけるシリコン基板３側の
表面にパッド酸化膜４、Ｓｉ3Ｎ4膜５、ＳｉＯ2膜６を
堆積した後、絶縁膜２にまで達するトレンチ７を形成す
る。そして、トレンチ７の内壁面に絶縁被膜８を形成し
た後、トレンチ７を埋設するように多結晶シリコン９を
堆積する。次に、ＳｉＯ2膜６の上に堆積した余分な多
結晶シリコン９をエッチバックして、ＳｉＯ2膜６を露
出させる。この後、ＣＭＰにより、Ｓｉ3Ｎ4膜５をスト
ッパとして、ＳｉＯ2膜６とトレンチ７内の多結晶シリ
コン９を、同時に研磨除去する。この場合、多結晶シリ
コン９の高さは、パッド酸化膜４とＳｉ3Ｎ4膜５の膜厚
ばらつきで決まるため、多結晶シリコン９の高さ制御を
容易にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板にトレ
ンチを形成して素子間分離を行う半導体装置の製造方法
に関する。
ンチを形成して素子間分離を行う半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来、この種の製造方法として、国際公
開されたＷＯ９３／０８５９６号公報に示すものがあ
る。この製造方法の概要を図８、図９に示す。
開されたＷＯ９３／０８５９６号公報に示すものがあ
る。この製造方法の概要を図８、図９に示す。
【０００３】まず、第１のシリコン基板１の表面に熱酸
化を施して絶縁膜２を形成し、この第１のシリコン基板
１に対し第２のシリコン基板３を絶縁膜２を介して接合
することにより、ＳＯＩ基板を形成する。そして、第２
のシリコン基板３側の表面にパッド酸化膜４を熱酸化に
て形成し、さらにその表面に第１の層としてのシリコン
窒化膜（Ｓｉ3Ｎ4膜）５及び第２の層としてのシリコン
酸化膜（ＳｉＯ2膜）６を順次ＣＶＤ法により堆積させ
る（図８（ａ））。
化を施して絶縁膜２を形成し、この第１のシリコン基板
１に対し第２のシリコン基板３を絶縁膜２を介して接合
することにより、ＳＯＩ基板を形成する。そして、第２
のシリコン基板３側の表面にパッド酸化膜４を熱酸化に
て形成し、さらにその表面に第１の層としてのシリコン
窒化膜（Ｓｉ3Ｎ4膜）５及び第２の層としてのシリコン
酸化膜（ＳｉＯ2膜）６を順次ＣＶＤ法により堆積させ
る（図８（ａ））。
【０００４】続いて、図示しないレジストを堆積し、こ
のレジストの所定箇所に窓を開口した後、ＳｉＯ2膜
６、Ｓｉ3Ｎ4膜５、パッド酸化膜４をシリコン基板３の
表面に達するまで選択的にエッチングして開口を形成す
る。この後、レジストを剥離する。次に、ＳｉＯ2膜６
をマスクにして第２のシリコン基板３を選択的にエッチ
ングし、絶縁膜２にまで達するトレンチ（分離溝）７を
形成する（図８（ｂ）参照）。
のレジストの所定箇所に窓を開口した後、ＳｉＯ2膜
６、Ｓｉ3Ｎ4膜５、パッド酸化膜４をシリコン基板３の
表面に達するまで選択的にエッチングして開口を形成す
る。この後、レジストを剥離する。次に、ＳｉＯ2膜６
をマスクにして第２のシリコン基板３を選択的にエッチ
ングし、絶縁膜２にまで達するトレンチ（分離溝）７を
形成する（図８（ｂ）参照）。
【０００５】そして、トレンチ７の内壁面にＣ．Ｄ．
Ｅ．処理を施して、トレンチエッチング時のダメージを
除去する。この後、トレンチ７の内壁面にウェット熱酸
化により絶縁被膜８を形成する（図８（ｃ）参照）。
Ｅ．処理を施して、トレンチエッチング時のダメージを
除去する。この後、トレンチ７の内壁面にウェット熱酸
化により絶縁被膜８を形成する（図８（ｃ）参照）。
【０００６】続いて、充填材として多結晶シリコン（Ｐ
ｏｌｙＳｉ）９を、ＬＰ−ＣＶＤ法により堆積する。こ
のとき、多結晶シリコン９はトレンチ７内を埋設すると
ともにＳｉＯ2膜６上にも堆積することになる（図８
（ｄ）参照）。
ｏｌｙＳｉ）９を、ＬＰ−ＣＶＤ法により堆積する。こ
のとき、多結晶シリコン９はトレンチ７内を埋設すると
ともにＳｉＯ2膜６上にも堆積することになる（図８
（ｄ）参照）。
【０００７】次に、ドライエッチング処理により、Ｓｉ
Ｏ2膜６の上に堆積した余分な多結晶シリコン９をエッ
チバック（１回目）し、ＳｉＯ2膜６を露出させる。こ
のとき、トレンチ７内に残る多結晶シリコン９の上端は
Ｓｉ3Ｎ4膜５より上部になるようエッチングをストップ
させる（図８（ｅ）参照）。
Ｏ2膜６の上に堆積した余分な多結晶シリコン９をエッ
チバック（１回目）し、ＳｉＯ2膜６を露出させる。こ
のとき、トレンチ７内に残る多結晶シリコン９の上端は
Ｓｉ3Ｎ4膜５より上部になるようエッチングをストップ
させる（図８（ｅ）参照）。
【０００８】次に、フッ素溶液によるウエットエッチン
グ処理によりＳｉＯ2膜６をエッチング除去し（図９
（ａ）参照）、続いてドライエッチング処理により、ト
レンチ７内に埋め込まれた多結晶シリコン９のうちＳｉ
3Ｎ4膜５より上に突出している部分をエッチバック（２
回目）する（図９（ｂ）参照）。
グ処理によりＳｉＯ2膜６をエッチング除去し（図９
（ａ）参照）、続いてドライエッチング処理により、ト
レンチ７内に埋め込まれた多結晶シリコン９のうちＳｉ
3Ｎ4膜５より上に突出している部分をエッチバック（２
回目）する（図９（ｂ）参照）。
【０００９】次に、トレンチ７内に埋め込まれた多結晶
シリコン９の上部を熱酸化してキャップ酸化膜１０を成
長させる（図９（ｃ）参照）。このキャップ酸化膜１０
を設けることにより、周囲のパッド酸化膜４との平坦化
を確保する。この後、Ｓｉ3Ｎ4膜５をエッチング除去す
る（図９（ｄ）参照）。このようにして、素子領域が絶
縁分離された半導体装置が製造される。
シリコン９の上部を熱酸化してキャップ酸化膜１０を成
長させる（図９（ｃ）参照）。このキャップ酸化膜１０
を設けることにより、周囲のパッド酸化膜４との平坦化
を確保する。この後、Ｓｉ3Ｎ4膜５をエッチング除去す
る（図９（ｄ）参照）。このようにして、素子領域が絶
縁分離された半導体装置が製造される。
【００１０】
【発明が解決しようとする課題】上記した製造方法によ
れば、２回目のエッチバック後に得られる多結晶シリコ
ン９の高さにばらつきが生じ、その高さ制御が大変難し
いという問題がある。多結晶シリコン９の高さにばらつ
きが生じると、特に２回目のエッチバック後に得られた
多結晶シリコン９の高さがシリコン基板３の表面よりも
低くなると、トレンチ７上の平坦性が確保できず、後工
程においてエッチ残りや配線に断線が生じる可能性があ
る。
れば、２回目のエッチバック後に得られる多結晶シリコ
ン９の高さにばらつきが生じ、その高さ制御が大変難し
いという問題がある。多結晶シリコン９の高さにばらつ
きが生じると、特に２回目のエッチバック後に得られた
多結晶シリコン９の高さがシリコン基板３の表面よりも
低くなると、トレンチ７上の平坦性が確保できず、後工
程においてエッチ残りや配線に断線が生じる可能性があ
る。
【００１１】本発明は上記問題に鑑みたもので、トレン
チ内に埋設する充填材の高さ制御を容易にすることを目
的とする。
チ内に埋設する充填材の高さ制御を容易にすることを目
的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板の主面上に
第１の層（例えば請求項４に記載したシリコン窒化膜）
と第２の層（例えば請求項５に記載したシリコン酸化
膜）を形成し、第２の層の表面に堆積した余分な充填材
を除去して第２の層を露出させた後、第１の層をストッ
パとして第２の層とトレンチ内の充填材（例えば多結晶
シリコン）を同時に研磨除去することを特徴としてい
る。
め、請求項１に記載の発明では、半導体基板の主面上に
第１の層（例えば請求項４に記載したシリコン窒化膜）
と第２の層（例えば請求項５に記載したシリコン酸化
膜）を形成し、第２の層の表面に堆積した余分な充填材
を除去して第２の層を露出させた後、第１の層をストッ
パとして第２の層とトレンチ内の充填材（例えば多結晶
シリコン）を同時に研磨除去することを特徴としてい
る。
【００１３】このように第２の層をストッパとした研磨
を行うことにより、充填材の高さを第２の層の膜厚ばら
つきで決めることができ、充填材の高さ制御を容易にす
ることができる。
を行うことにより、充填材の高さを第２の層の膜厚ばら
つきで決めることができ、充填材の高さ制御を容易にす
ることができる。
【００１４】請求項２に記載の発明では、第１の層をス
トッパとして、第２の層の表面に堆積した余分な充填材
と、第２の層と、トレンチ内の充填材を、連続的に研磨
除去することを特徴としている。この発明においても、
請求項１と同様の効果を奏することができる。
トッパとして、第２の層の表面に堆積した余分な充填材
と、第２の層と、トレンチ内の充填材を、連続的に研磨
除去することを特徴としている。この発明においても、
請求項１と同様の効果を奏することができる。
【００１５】なお、上記した研磨を行うために、第１の
層としては、請求項３に記載の発明のように、第２の層
に対する研磨レート比が０．５以下のものを用いるのが
望ましい。
層としては、請求項３に記載の発明のように、第２の層
に対する研磨レート比が０．５以下のものを用いるのが
望ましい。
【００１６】請求項６に記載の発明では、半導体基板の
主面上に、研磨時のストッパとなるストッパ膜（例えば
請求項９に記載したシリコン窒化膜）およびレジストを
形成し、このレジストを用いてトレンチを形成し、この
トレンチ内に充填材を埋設する工程を経た後、ストッパ
膜をストッパとしてトレンチ内の充填材を研磨除去する
ことを特徴としている。この発明においても、請求項１
と同様の効果を奏することができる。
主面上に、研磨時のストッパとなるストッパ膜（例えば
請求項９に記載したシリコン窒化膜）およびレジストを
形成し、このレジストを用いてトレンチを形成し、この
トレンチ内に充填材を埋設する工程を経た後、ストッパ
膜をストッパとしてトレンチ内の充填材を研磨除去する
ことを特徴としている。この発明においても、請求項１
と同様の効果を奏することができる。
【００１７】請求項７に記載の発明においては、半導体
基板の主面上に、研磨時のストッパとなるストッパ膜
（例えば請求項９に記載したシリコン窒化膜）およびレ
ジストを形成し、このレジストを用いてトレンチを形成
し、トレンチの内壁面を含む全面にシリコン酸化膜を形
成した後、トレンチ内に充填材を埋設し、シリコン酸化
膜の表面に堆積した余分な充填材を除去してシリコン酸
化膜を露出させた後、ストッパ膜をストッパとしてシリ
コン酸化膜とトレンチ内の充填材を同時に研磨除去する
ことを特徴としている。この発明においても、請求項１
と同様の効果を奏することができる。
基板の主面上に、研磨時のストッパとなるストッパ膜
（例えば請求項９に記載したシリコン窒化膜）およびレ
ジストを形成し、このレジストを用いてトレンチを形成
し、トレンチの内壁面を含む全面にシリコン酸化膜を形
成した後、トレンチ内に充填材を埋設し、シリコン酸化
膜の表面に堆積した余分な充填材を除去してシリコン酸
化膜を露出させた後、ストッパ膜をストッパとしてシリ
コン酸化膜とトレンチ内の充填材を同時に研磨除去する
ことを特徴としている。この発明においても、請求項１
と同様の効果を奏することができる。
【００１８】請求項８に記載の発明では、請求項７に記
載の発明に対し、ストッパ膜をストッパとして、シリコ
ン酸化膜の表面に堆積した余分な充填材と、シリコン酸
化膜と、トレンチ内の充填材を、連続的に研磨除去する
ことを特徴としている。
載の発明に対し、ストッパ膜をストッパとして、シリコ
ン酸化膜の表面に堆積した余分な充填材と、シリコン酸
化膜と、トレンチ内の充填材を、連続的に研磨除去する
ことを特徴としている。
【００１９】なお、上記した各請求項における研磨は、
請求項１０に記載の発明のように、ＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
により行うことができる。
請求項１０に記載の発明のように、ＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
により行うことができる。
【００２０】
【発明の実施の形態】（第１実施形態）本発明の第１実
施形態にかかる半導体装置の製造方法について図１を参
照して説明する。
施形態にかかる半導体装置の製造方法について図１を参
照して説明する。
【００２１】この図１に示す製造工程において、図１
（ａ）〜（ｅ）に示す工程までは、基本的に、図８
（ａ）〜（ｅ）に示すものと同様の工程を用いる。すな
わち、第１のシリコン基板１と第２のシリコン基板３を
絶縁膜２を挟んだ構造のＳＯＩ基板を用意し、第２のシ
リコン基板３側の表面にパッド酸化膜４を約４００Å堆
積し、Ｓｉ3Ｎ4膜５を１５００Å程度堆積する。その
後、ＳｉＯ2膜６をＣＶＤ法等により堆積する（図１
（ａ））。そして、ＳｉＯ2膜６、Ｓｉ3Ｎ4膜５、パッ
ド酸化膜４をシリコン基板３の表面に達するまで選択的
にエッチングして開口を形成し、ＳｉＯ2膜６をマスク
にして第２のシリコン基板３を選択的にエッチングし、
絶縁膜２にまで達するトレンチ７を形成する（図１
（ｂ）参照）。そして、トレンチ７の内壁面にＣ．Ｄ．
Ｅ．処理を施して、トレンチエッチング時のダメージを
除去した後、トレンチ７の内壁面にウェット熱酸化によ
り絶縁被膜８を形成する（図１（ｃ）参照）。続いて、
トレンチ７内を埋設するように多結晶シリコン９を堆積
し、ドライエッチング処理により、ＳｉＯ2膜６の上に
堆積した余分な多結晶シリコン９をエッチバックし、Ｓ
ｉＯ2膜６を露出させる（図１（ｅ）参照）。
（ａ）〜（ｅ）に示す工程までは、基本的に、図８
（ａ）〜（ｅ）に示すものと同様の工程を用いる。すな
わち、第１のシリコン基板１と第２のシリコン基板３を
絶縁膜２を挟んだ構造のＳＯＩ基板を用意し、第２のシ
リコン基板３側の表面にパッド酸化膜４を約４００Å堆
積し、Ｓｉ3Ｎ4膜５を１５００Å程度堆積する。その
後、ＳｉＯ2膜６をＣＶＤ法等により堆積する（図１
（ａ））。そして、ＳｉＯ2膜６、Ｓｉ3Ｎ4膜５、パッ
ド酸化膜４をシリコン基板３の表面に達するまで選択的
にエッチングして開口を形成し、ＳｉＯ2膜６をマスク
にして第２のシリコン基板３を選択的にエッチングし、
絶縁膜２にまで達するトレンチ７を形成する（図１
（ｂ）参照）。そして、トレンチ７の内壁面にＣ．Ｄ．
Ｅ．処理を施して、トレンチエッチング時のダメージを
除去した後、トレンチ７の内壁面にウェット熱酸化によ
り絶縁被膜８を形成する（図１（ｃ）参照）。続いて、
トレンチ７内を埋設するように多結晶シリコン９を堆積
し、ドライエッチング処理により、ＳｉＯ2膜６の上に
堆積した余分な多結晶シリコン９をエッチバックし、Ｓ
ｉＯ2膜６を露出させる（図１（ｅ）参照）。
【００２２】この後、この実施形態では、Ｓｉ3Ｎ4膜５
をストッパとして、ＣＭＰにより、ＳｉＯ2膜６とトレ
ンチ７内の多結晶シリコン９を同時に研磨除去して平坦
化を行う（図１（ｆ）参照）。
をストッパとして、ＣＭＰにより、ＳｉＯ2膜６とトレ
ンチ７内の多結晶シリコン９を同時に研磨除去して平坦
化を行う（図１（ｆ）参照）。
【００２３】図２に、上記したＣＭＰによる加工原理を
示す。図に示すように、ウェハ３０を吸着盤３１で保持
し、研磨盤３２に張られた研磨クロス３３に押し付け
て、吸着盤３１と研磨盤３２を同一方向に回転させる。
そして、ウェハ３０と研磨クロス３３の間に保持された
スラリー３４がウェハ３０表面の膜と化学反応し、反応
生成物を形成する。次に、スラリー３４中の研磨粒子お
よび研磨クロス３３表面の繊維とにより、ウェハ３０表
面に形成された反応生成物の除去を行う。この繰り返し
によりポリッシングを行う。図３に、この実施形態にお
けるＣＭＰの条件を示す。
示す。図に示すように、ウェハ３０を吸着盤３１で保持
し、研磨盤３２に張られた研磨クロス３３に押し付け
て、吸着盤３１と研磨盤３２を同一方向に回転させる。
そして、ウェハ３０と研磨クロス３３の間に保持された
スラリー３４がウェハ３０表面の膜と化学反応し、反応
生成物を形成する。次に、スラリー３４中の研磨粒子お
よび研磨クロス３３表面の繊維とにより、ウェハ３０表
面に形成された反応生成物の除去を行う。この繰り返し
によりポリッシングを行う。図３に、この実施形態にお
けるＣＭＰの条件を示す。
【００２４】そして、図１（ｆ）の研磨工程が終了した
後、図９（ｃ）、（ｄ）と同様の工程を施し、多結晶シ
リコン９の上部を熱酸化してキャップ酸化膜１０を形成
した後、Ｓｉ3Ｎ4膜５をエッチング除去する。
後、図９（ｃ）、（ｄ）と同様の工程を施し、多結晶シ
リコン９の上部を熱酸化してキャップ酸化膜１０を形成
した後、Ｓｉ3Ｎ4膜５をエッチング除去する。
【００２５】この実施形態の製造方法によれば、多結晶
シリコン９の高さは、パッド酸化膜４とＳｉ3Ｎ4膜５の
膜厚ばらつきで決まるため、多結晶シリコン９の高さ制
御を容易にすることができる。
シリコン９の高さは、パッド酸化膜４とＳｉ3Ｎ4膜５の
膜厚ばらつきで決まるため、多結晶シリコン９の高さ制
御を容易にすることができる。
【００２６】この場合、パッド酸化膜４とＳｉ3Ｎ4膜５
の合計の膜厚Ｃ（図１（ｆ）参照）が、図４（ａ）の実
験結果に示すように、−０．３μｍ以上０．３μｍ以下
の範囲にあれば、後工程においてエッチ残りや配線に断
線が生じるなどの問題が生じない。
の合計の膜厚Ｃ（図１（ｆ）参照）が、図４（ａ）の実
験結果に示すように、−０．３μｍ以上０．３μｍ以下
の範囲にあれば、後工程においてエッチ残りや配線に断
線が生じるなどの問題が生じない。
【００２７】また、上記したキャップ酸化膜１０を設け
ない場合でも、図４（ｂ）に示すように、Ｃが０μｍ以
上０．２２μｍ以下の範囲にあれば、後工程においてエ
ッチ残りや配線に断線が生じるなどの問題が生じない。
従って、Ｃが０μｍ以上０．２２μｍ以下の範囲にあれ
ば、キャップ酸化膜１０を形成する工程をなくすことが
できる。
ない場合でも、図４（ｂ）に示すように、Ｃが０μｍ以
上０．２２μｍ以下の範囲にあれば、後工程においてエ
ッチ残りや配線に断線が生じるなどの問題が生じない。
従って、Ｃが０μｍ以上０．２２μｍ以下の範囲にあれ
ば、キャップ酸化膜１０を形成する工程をなくすことが
できる。
【００２８】なお、上記した実施形態では、多結晶シリ
コン９を堆積した後、ＳｉＯ2膜６の上に堆積した余分
な多結晶シリコン９をエッチバックにより除去するもの
を示したが、ＳｉＯ2膜６をストッパとして、ＣＭＰ処
理を行うことにより、ＳｉＯ2膜６の上に堆積した余分
な多結晶シリコン９を除去するようにしてもよい。この
場合、同一装置を用いてＣＭＰによる連続処理にて行う
ことができる。図５に、ＳｉＯ2膜６をストッパとした
ＣＭＰ処理（ステップ１）と、Ｓｉ3Ｎ4膜５をストッパ
としたＣＭＰ処理（ステップ２）の条件を示す。
コン９を堆積した後、ＳｉＯ2膜６の上に堆積した余分
な多結晶シリコン９をエッチバックにより除去するもの
を示したが、ＳｉＯ2膜６をストッパとして、ＣＭＰ処
理を行うことにより、ＳｉＯ2膜６の上に堆積した余分
な多結晶シリコン９を除去するようにしてもよい。この
場合、同一装置を用いてＣＭＰによる連続処理にて行う
ことができる。図５に、ＳｉＯ2膜６をストッパとした
ＣＭＰ処理（ステップ１）と、Ｓｉ3Ｎ4膜５をストッパ
としたＣＭＰ処理（ステップ２）の条件を示す。
【００２９】また、ステップ１のＣＭＰ処理を行わず
に、ステップ２のＣＭＰ処理だけで、ＳｉＯ2膜６の上
に堆積した余分な多結晶シリコン９、ＳｉＯ2膜６、ト
レンチ７内の多結晶シリコン９を、連続的に研磨除去し
て、平坦化を行うようにしてもよい。
に、ステップ２のＣＭＰ処理だけで、ＳｉＯ2膜６の上
に堆積した余分な多結晶シリコン９、ＳｉＯ2膜６、ト
レンチ７内の多結晶シリコン９を、連続的に研磨除去し
て、平坦化を行うようにしてもよい。
【００３０】また、上記したＣＭＰ処理を行う場合、第
１の層５は、第２の層６に対する研磨レート比が０．５
以下であるものを用いるのが好ましい。この実施形態の
ように、第１の層５としてＳｉ3Ｎ4膜を用い、第２の層
６としてＳｉＯ2膜を用いた場合、実験的にＳｉＯ2膜６
の膜厚１００００±５００Å（実力値）に対しＳｉ3Ｎ4
膜５の膜厚は１５００±１００Å（実力値）であるた
め、ＣＭＰ条件としてＳｉＯ2膜６の最大膜厚（１０５
００Å）時にもＣＭＰの残りがでないようにマージンを
見込んでＳｉＯ2膜６の膜厚を１１５００ÅとしてＣＭ
Ｐによる除去時間を設定した場合、ＳｉＯ2膜６の最小
膜厚（９５００Å）時にオーバーＣＭＰ量が２０００Å
となる。このとき、Ｓｉ3Ｎ4膜５が４００Å残っていれ
ば、後工程および断面形状に問題がないことがわかって
いるため、研磨レート比が、｛（Ｓｉ3Ｎ4膜５の最小膜
厚＝１４００Å）−（ＣＭＰ後最低必要となるＳｉ3Ｎ4
膜５の膜厚＝４００Å）｝／（ＳｉＯ2膜６のオーバー
ＣＭＰ量＝２０００Å）＝０．５以下であれば、ＣＭＰ
によって良好に研磨を行うことができる。 （第２実施形態）上記した実施形態では、ＳｉＯ2膜６
をマスクにして絶縁膜２にまで達するトレンチ７を形成
するものを示したが、レジストをマスクにしてトレンチ
７を形成するようにしてもよい。
１の層５は、第２の層６に対する研磨レート比が０．５
以下であるものを用いるのが好ましい。この実施形態の
ように、第１の層５としてＳｉ3Ｎ4膜を用い、第２の層
６としてＳｉＯ2膜を用いた場合、実験的にＳｉＯ2膜６
の膜厚１００００±５００Å（実力値）に対しＳｉ3Ｎ4
膜５の膜厚は１５００±１００Å（実力値）であるた
め、ＣＭＰ条件としてＳｉＯ2膜６の最大膜厚（１０５
００Å）時にもＣＭＰの残りがでないようにマージンを
見込んでＳｉＯ2膜６の膜厚を１１５００ÅとしてＣＭ
Ｐによる除去時間を設定した場合、ＳｉＯ2膜６の最小
膜厚（９５００Å）時にオーバーＣＭＰ量が２０００Å
となる。このとき、Ｓｉ3Ｎ4膜５が４００Å残っていれ
ば、後工程および断面形状に問題がないことがわかって
いるため、研磨レート比が、｛（Ｓｉ3Ｎ4膜５の最小膜
厚＝１４００Å）−（ＣＭＰ後最低必要となるＳｉ3Ｎ4
膜５の膜厚＝４００Å）｝／（ＳｉＯ2膜６のオーバー
ＣＭＰ量＝２０００Å）＝０．５以下であれば、ＣＭＰ
によって良好に研磨を行うことができる。 （第２実施形態）上記した実施形態では、ＳｉＯ2膜６
をマスクにして絶縁膜２にまで達するトレンチ７を形成
するものを示したが、レジストをマスクにしてトレンチ
７を形成するようにしてもよい。
【００３１】図６に、この実施形態おける半導体装置の
製造工程を示す。
製造工程を示す。
【００３２】まず、第１実施形態と同様に、第１のシリ
コン基板１と第２のシリコン基板３を絶縁膜２を挟んだ
構造のＳＯＩ基板を用意し、第２のシリコン基板３側の
表面にパッド酸化膜４を約４００Å堆積し、Ｓｉ3Ｎ4膜
５を１５００Å程度堆積する（図６（ａ））。
コン基板１と第２のシリコン基板３を絶縁膜２を挟んだ
構造のＳＯＩ基板を用意し、第２のシリコン基板３側の
表面にパッド酸化膜４を約４００Å堆積し、Ｓｉ3Ｎ4膜
５を１５００Å程度堆積する（図６（ａ））。
【００３３】そして、レジスト１１を堆積し、このレジ
スト１１の所定箇所に窓を開口した後、Ｓｉ3Ｎ4膜５、
パッド酸化膜４をドライエッチング法により除去する。
さらに、その工程で用いたレジスト１１をマスクとして
そのまま利用し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ Ｃ
ｏｕｐｌｅ Ｐｌａｓｍａ）エッチャーによりトレンチ
エッチングしてトレンチ７を形成する（図６（ｂ）参
照）。この後、レジスト１１を剥離する。
スト１１の所定箇所に窓を開口した後、Ｓｉ3Ｎ4膜５、
パッド酸化膜４をドライエッチング法により除去する。
さらに、その工程で用いたレジスト１１をマスクとして
そのまま利用し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ Ｃ
ｏｕｐｌｅ Ｐｌａｓｍａ）エッチャーによりトレンチ
エッチングしてトレンチ７を形成する（図６（ｂ）参
照）。この後、レジスト１１を剥離する。
【００３４】次に、トレンチ７の内壁面にＣ．Ｄ．Ｅ．
処理を施して、トレンチエッチング時のダメージを除去
した後、トレンチ７の内壁面にウェット熱酸化により絶
縁被膜８を形成する（図６（ｃ）参照）。続いて、トレ
ンチ７内を埋設するように多結晶シリコン９を堆積す
る。（図６（ｄ）参照）。
処理を施して、トレンチエッチング時のダメージを除去
した後、トレンチ７の内壁面にウェット熱酸化により絶
縁被膜８を形成する（図６（ｃ）参照）。続いて、トレ
ンチ７内を埋設するように多結晶シリコン９を堆積す
る。（図６（ｄ）参照）。
【００３５】この後、ＣＭＰにより、Ｓｉ3Ｎ4膜５をス
トッパとして、トレンチ７内の多結晶シリコン９を研磨
除去して平坦化を行う（図６（ｅ）参照）。そして、図
９（ｃ）、（ｄ）と同様の工程を施し、多結晶シリコン
９の上部を熱酸化してキャップ酸化膜１０を形成した
後、Ｓｉ3Ｎ4膜５をエッチング除去する。 （第３実施形態）上記した第２実施形態では、トレンチ
７の内壁面にウェット熱酸化により絶縁被膜８を形成す
るものを示したが、ＣＶＤ法により酸化膜を形成するよ
うにしてもよい。
トッパとして、トレンチ７内の多結晶シリコン９を研磨
除去して平坦化を行う（図６（ｅ）参照）。そして、図
９（ｃ）、（ｄ）と同様の工程を施し、多結晶シリコン
９の上部を熱酸化してキャップ酸化膜１０を形成した
後、Ｓｉ3Ｎ4膜５をエッチング除去する。 （第３実施形態）上記した第２実施形態では、トレンチ
７の内壁面にウェット熱酸化により絶縁被膜８を形成す
るものを示したが、ＣＶＤ法により酸化膜を形成するよ
うにしてもよい。
【００３６】図７に、この実施形態における半導体装置
の製造工程を示す。
の製造工程を示す。
【００３７】まず、第２実施形態と同様に、第１のシリ
コン基板１と第２のシリコン基板３を絶縁膜２を挟んだ
構造のＳＯＩ基板を用意し、第２のシリコン基板３側の
表面にパッド酸化膜４を約４００Å堆積し、Ｓｉ3Ｎ4膜
５を１５００Å程度堆積する（図７（ａ））。
コン基板１と第２のシリコン基板３を絶縁膜２を挟んだ
構造のＳＯＩ基板を用意し、第２のシリコン基板３側の
表面にパッド酸化膜４を約４００Å堆積し、Ｓｉ3Ｎ4膜
５を１５００Å程度堆積する（図７（ａ））。
【００３８】そして、レジスト１１を堆積し、このレジ
スト１１の所定箇所に窓を開口した後、Ｓｉ3Ｎ4膜５、
パッド酸化膜４をドライエッチング法により除去する。
さらに、その工程で用いたレジスト１１をマスクとして
そのまま利用し、ＩＣＰエッチャーによりトレンチエッ
チングしてトレンチ７を形成する（図７（ｂ）参照）。
この後、レジスト１１を剥離する。
スト１１の所定箇所に窓を開口した後、Ｓｉ3Ｎ4膜５、
パッド酸化膜４をドライエッチング法により除去する。
さらに、その工程で用いたレジスト１１をマスクとして
そのまま利用し、ＩＣＰエッチャーによりトレンチエッ
チングしてトレンチ７を形成する（図７（ｂ）参照）。
この後、レジスト１１を剥離する。
【００３９】次に、トレンチ７の内壁面にＣ．Ｄ．Ｅ．
処理を施して、トレンチエッチング時のダメージを除去
した後、ＣＶＤ法等でトレンチ７の内壁面を含む全面に
ＳｉＯ2膜１２を形成する（図７（ｃ）参照）。続い
て、トレンチ７内を埋設するように多結晶シリコン９を
堆積する。（図７（ｄ）参照）。
処理を施して、トレンチエッチング時のダメージを除去
した後、ＣＶＤ法等でトレンチ７の内壁面を含む全面に
ＳｉＯ2膜１２を形成する（図７（ｃ）参照）。続い
て、トレンチ７内を埋設するように多結晶シリコン９を
堆積する。（図７（ｄ）参照）。
【００４０】この後、ＣＭＰにより、ＳｉＯ2膜１２を
ストッパとして、ＣＭＰ処理を行うことにより、ＳｉＯ
2膜１２の上に堆積した余分な多結晶シリコン９を除去
する（図７（ｅ）参照）。続いて、同一装置を用いたＣ
ＭＰの連続処理により、Ｓｉ 3Ｎ4膜５をストッパとし
て、ＳｉＯ2膜１２とトレンチ７内の多結晶シリコン９
を同時に研磨除去して平坦化を行う（図７（ｆ）参
照）。この場合、ＳｉＯ2膜６をストッパとしたＣＭＰ
処理（ステップ１）と、Ｓｉ3Ｎ4膜５をストッパとした
ＣＭＰ処理（ステップ２）の条件は、図５に示すものと
同じものを用いる。
ストッパとして、ＣＭＰ処理を行うことにより、ＳｉＯ
2膜１２の上に堆積した余分な多結晶シリコン９を除去
する（図７（ｅ）参照）。続いて、同一装置を用いたＣ
ＭＰの連続処理により、Ｓｉ 3Ｎ4膜５をストッパとし
て、ＳｉＯ2膜１２とトレンチ７内の多結晶シリコン９
を同時に研磨除去して平坦化を行う（図７（ｆ）参
照）。この場合、ＳｉＯ2膜６をストッパとしたＣＭＰ
処理（ステップ１）と、Ｓｉ3Ｎ4膜５をストッパとした
ＣＭＰ処理（ステップ２）の条件は、図５に示すものと
同じものを用いる。
【００４１】なお、この実施形態において、ＳｉＯ2膜
１２の上に堆積した余分な多結晶シリコン９を除去する
工程は、第１実施形態で示したようなエッチバックを用
いるようにしてもよい。
１２の上に堆積した余分な多結晶シリコン９を除去する
工程は、第１実施形態で示したようなエッチバックを用
いるようにしてもよい。
【００４２】また、ステップ１のＣＭＰ処理を行わず
に、ステップ２のＣＭＰ処理だけで、ＳｉＯ2膜１２の
上に堆積した余分な多結晶シリコン９、ＳｉＯ2膜１
２、トレンチ７内の多結晶シリコン９を、連続的に研磨
除去して、平坦化を行うようにしてもよい。
に、ステップ２のＣＭＰ処理だけで、ＳｉＯ2膜１２の
上に堆積した余分な多結晶シリコン９、ＳｉＯ2膜１
２、トレンチ７内の多結晶シリコン９を、連続的に研磨
除去して、平坦化を行うようにしてもよい。
【図１】本発明の第１実施形態にかかる半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図２】ＣＭＰによる加工原理を示す図である。
【図３】Ｓｉ3Ｎ4膜５をストッパとしたＣＭＰ処理の条
件を示す図表である。
件を示す図表である。
【図４】パッド酸化膜４とＳｉ3Ｎ4膜５の合計の膜厚Ｃ
の適正範囲を示す図である。
の適正範囲を示す図である。
【図５】ＳｉＯ2膜６をストッパとしたＣＭＰ処理（ス
テップ１）と、Ｓｉ3Ｎ4膜５をストッパとしたＣＭＰ処
理（ステップ２）の条件を示す図表である。
テップ１）と、Ｓｉ3Ｎ4膜５をストッパとしたＣＭＰ処
理（ステップ２）の条件を示す図表である。
【図６】本発明の第２実施形態にかかる半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図７】本発明の第３実施形態にかかる半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図８】従来の半導体装置の製造方法を示す工程図であ
る。
る。
【図９】図８に続く製造工程を示す図である。
１…第１のシリコン基板、２…絶縁膜、３…第２のシリ
コン基板、４…パッド酸化膜、５…Ｓｉ3Ｎ4膜、６…Ｓ
ｉＯ2膜、７…トレンチ、８…絶縁被膜、９…多結晶シ
リコン、１０…キャップ酸化膜、１１…レジスト、１２
…ＳｉＯ2膜。
コン基板、４…パッド酸化膜、５…Ｓｉ3Ｎ4膜、６…Ｓ
ｉＯ2膜、７…トレンチ、８…絶縁被膜、９…多結晶シ
リコン、１０…キャップ酸化膜、１１…レジスト、１２
…ＳｉＯ2膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加納 史義 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 深谷 顕成 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F032 AA03 AA06 AA47 AA77 AA78 DA33 DA34 DA71
Claims (10)
- 【請求項１】 半導体基板の主面上に、第１の層および
第２の層を形成する工程と、 前記第１の層および前記第２の層にトレンチエッチング
用の窓を開口する工程と、 前記第２の層をマスクとし、前記窓を通して前記半導体
基板をエッチングしてトレンチを形成する工程と、 前記トレンチの内壁面に絶縁被膜を形成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記第２の層の表面に堆積した余分な前記充填材を除去
して前記第２の層を露出させる工程と、 前記第１の層をストッパとして前記第２の層と前記トレ
ンチ内の充填材を同時に研磨除去する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の主面上に、第１の層および
第２の層を形成する工程と、 前記第１の層および前記第２の層にトレンチエッチング
用の窓を開口する工程と、 前記第２の層をマスクとし、前記窓を通して前記半導体
基板をエッチングしてトレンチを形成する工程と、 前記トレンチの内壁面に絶縁被膜を形成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記第１の層をストッパとして、前記第２の層の表面に
堆積した余分な前記充填材と、前記第２の層と、前記ト
レンチ内の充填材を、連続的に研磨除去する工程とを備
えたことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１の層として、前記第２の層に対
する研磨レート比が０．５以下のものを用いることを特
徴とする請求項１または２に記載の半導体装置の製造方
法。 - 【請求項４】 前記第１の層として、シリコン窒化膜を
用いることを特徴とする請求項１ないし３のいずれか１
つに記載の半導体装置の製造方法。 - 【請求項５】 前記第２の層として、シリコン酸化膜を
用いることを特徴とする請求項１ないし４のいずれか１
つに記載の半導体装置の製造方法。 - 【請求項６】 半導体基板の主面上に、研磨時のストッ
パとなるストッパ膜およびレジストを形成する工程と、 前記レジストの所定箇所にトレンチエッチング用の窓を
開口する工程と、 前記窓を通して前記ストッパ膜をエッチングした後、引
き続き前記レジストを用いて前記半導体基板にトレンチ
を形成する工程と、 前記トレンチの内壁面に絶縁被膜を形成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記ストッパ膜をストッパとして前記トレンチ内の充填
材を研磨除去する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項７】 半導体基板の主面上に、研磨時のストッ
パとなるストッパ膜およびレジストを形成する工程と、 前記レジストの所定箇所にトレンチエッチング用の窓を
開口する工程と、 前記窓を通して前記ストッパ膜をエッチングした後、引
き続き前記レジストを用いて前記半導体基板にトレンチ
を形成する工程と、 前記トレンチの内壁面を含む全面にシリコン酸化膜を形
成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記シリコン酸化膜の表面に堆積した余分な前記充填材
を除去して前記シリコン酸化膜を露出させる工程と、 前記ストッパ膜をストッパとして前記シリコン酸化膜と
前記トレンチ内の充填材を同時に研磨除去して平坦化を
行う工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項８】 半導体基板の主面上に、研磨時のストッ
パとなるストッパ膜およびレジストを形成する工程と、 前記レジストの所定箇所にトレンチエッチング用の窓を
開口する工程と、 前記窓を通して前記ストッパ膜をエッチングした後、引
き続き前記レジストを用いて前記半導体基板にトレンチ
を形成する工程と、 前記トレンチの内壁面を含む全面にシリコン酸化膜を形
成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記ストッパ膜をストッパとして、前記シリコン酸化膜
の表面に堆積した余分な前記充填材と、前記シリコン酸
化膜と、前記トレンチ内の充填材を、連続的に研磨除去
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項９】 前記ストッパ膜として、シリコン窒化膜
を用いることを特徴とする請求項６ないし８のいずれか
１つに記載の半導体装置の製造方法。 - 【請求項１０】 前記研磨を、ＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によ
り行うことを特徴とする請求項１ないし９のいずれか１
つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586499A JP2001093972A (ja) | 1999-09-20 | 1999-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586499A JP2001093972A (ja) | 1999-09-20 | 1999-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093972A true JP2001093972A (ja) | 2001-04-06 |
Family
ID=17423159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26586499A Withdrawn JP2001093972A (ja) | 1999-09-20 | 1999-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093972A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343856A (ja) * | 2001-05-11 | 2002-11-29 | Denso Corp | 絶縁分離型半導体装置の製造方法 |
| JP2007521667A (ja) * | 2004-01-16 | 2007-08-02 | インテル コーポレイション | トライゲートトランジスタ及びその製造方法 |
| KR101194742B1 (ko) * | 2006-07-28 | 2012-10-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
-
1999
- 1999-09-20 JP JP26586499A patent/JP2001093972A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343856A (ja) * | 2001-05-11 | 2002-11-29 | Denso Corp | 絶縁分離型半導体装置の製造方法 |
| JP4660964B2 (ja) * | 2001-05-11 | 2011-03-30 | 株式会社デンソー | 絶縁分離型半導体装置の製造方法 |
| JP2007521667A (ja) * | 2004-01-16 | 2007-08-02 | インテル コーポレイション | トライゲートトランジスタ及びその製造方法 |
| KR101194742B1 (ko) * | 2006-07-28 | 2012-10-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |