JP2001093972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチ内に埋設する多結晶シリコンの高さ
制御を容易にする。 【解決手段】 SOI基板におけるシリコン基板3側の
表面にパッド酸化膜4、Si3N4膜5、SiO2膜6を
堆積した後、絶縁膜2にまで達するトレンチ7を形成す
る。そして、トレンチ7の内壁面に絶縁被膜8を形成し
た後、トレンチ7を埋設するように多結晶シリコン9を
堆積する。次に、SiO2膜6の上に堆積した余分な多
結晶シリコン9をエッチバックして、SiO2膜6を露
出させる。この後、CMPにより、Si3N4膜5をスト
ッパとして、SiO2膜6とトレンチ7内の多結晶シリ
コン9を、同時に研磨除去する。この場合、多結晶シリ
コン9の高さは、パッド酸化膜4とSi3N4膜5の膜厚
ばらつきで決まるため、多結晶シリコン9の高さ制御を
容易にすることができる。
制御を容易にする。 【解決手段】 SOI基板におけるシリコン基板3側の
表面にパッド酸化膜4、Si3N4膜5、SiO2膜6を
堆積した後、絶縁膜2にまで達するトレンチ7を形成す
る。そして、トレンチ7の内壁面に絶縁被膜8を形成し
た後、トレンチ7を埋設するように多結晶シリコン9を
堆積する。次に、SiO2膜6の上に堆積した余分な多
結晶シリコン9をエッチバックして、SiO2膜6を露
出させる。この後、CMPにより、Si3N4膜5をスト
ッパとして、SiO2膜6とトレンチ7内の多結晶シリ
コン9を、同時に研磨除去する。この場合、多結晶シリ
コン9の高さは、パッド酸化膜4とSi3N4膜5の膜厚
ばらつきで決まるため、多結晶シリコン9の高さ制御を
容易にすることができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体基板にトレ
ンチを形成して素子間分離を行う半導体装置の製造方法
に関する。
ンチを形成して素子間分離を行う半導体装置の製造方法
に関する。
【0002】
【従来の技術】従来、この種の製造方法として、国際公
開されたWO93/08596号公報に示すものがあ
る。この製造方法の概要を図8、図9に示す。
開されたWO93/08596号公報に示すものがあ
る。この製造方法の概要を図8、図9に示す。
【0003】まず、第1のシリコン基板1の表面に熱酸
化を施して絶縁膜2を形成し、この第1のシリコン基板
1に対し第2のシリコン基板3を絶縁膜2を介して接合
することにより、SOI基板を形成する。そして、第2
のシリコン基板3側の表面にパッド酸化膜4を熱酸化に
て形成し、さらにその表面に第1の層としてのシリコン
窒化膜(Si3N4膜)5及び第2の層としてのシリコン
酸化膜(SiO2膜)6を順次CVD法により堆積させ
る(図8(a))。
化を施して絶縁膜2を形成し、この第1のシリコン基板
1に対し第2のシリコン基板3を絶縁膜2を介して接合
することにより、SOI基板を形成する。そして、第2
のシリコン基板3側の表面にパッド酸化膜4を熱酸化に
て形成し、さらにその表面に第1の層としてのシリコン
窒化膜(Si3N4膜)5及び第2の層としてのシリコン
酸化膜(SiO2膜)6を順次CVD法により堆積させ
る(図8(a))。
【0004】続いて、図示しないレジストを堆積し、こ
のレジストの所定箇所に窓を開口した後、SiO2膜
6、Si3N4膜5、パッド酸化膜4をシリコン基板3の
表面に達するまで選択的にエッチングして開口を形成す
る。この後、レジストを剥離する。次に、SiO2膜6
をマスクにして第2のシリコン基板3を選択的にエッチ
ングし、絶縁膜2にまで達するトレンチ(分離溝)7を
形成する(図8(b)参照)。
のレジストの所定箇所に窓を開口した後、SiO2膜
6、Si3N4膜5、パッド酸化膜4をシリコン基板3の
表面に達するまで選択的にエッチングして開口を形成す
る。この後、レジストを剥離する。次に、SiO2膜6
をマスクにして第2のシリコン基板3を選択的にエッチ
ングし、絶縁膜2にまで達するトレンチ(分離溝)7を
形成する(図8(b)参照)。
【0005】そして、トレンチ7の内壁面にC.D.
E.処理を施して、トレンチエッチング時のダメージを
除去する。この後、トレンチ7の内壁面にウェット熱酸
化により絶縁被膜8を形成する(図8(c)参照)。
E.処理を施して、トレンチエッチング時のダメージを
除去する。この後、トレンチ7の内壁面にウェット熱酸
化により絶縁被膜8を形成する(図8(c)参照)。
【0006】続いて、充填材として多結晶シリコン(P
olySi)9を、LP−CVD法により堆積する。こ
のとき、多結晶シリコン9はトレンチ7内を埋設すると
ともにSiO2膜6上にも堆積することになる(図8
(d)参照)。
olySi)9を、LP−CVD法により堆積する。こ
のとき、多結晶シリコン9はトレンチ7内を埋設すると
ともにSiO2膜6上にも堆積することになる(図8
(d)参照)。
【0007】次に、ドライエッチング処理により、Si
O2膜6の上に堆積した余分な多結晶シリコン9をエッ
チバック(1回目)し、SiO2膜6を露出させる。こ
のとき、トレンチ7内に残る多結晶シリコン9の上端は
Si3N4膜5より上部になるようエッチングをストップ
させる(図8(e)参照)。
O2膜6の上に堆積した余分な多結晶シリコン9をエッ
チバック(1回目)し、SiO2膜6を露出させる。こ
のとき、トレンチ7内に残る多結晶シリコン9の上端は
Si3N4膜5より上部になるようエッチングをストップ
させる(図8(e)参照)。
【0008】次に、フッ素溶液によるウエットエッチン
グ処理によりSiO2膜6をエッチング除去し(図9
(a)参照)、続いてドライエッチング処理により、ト
レンチ7内に埋め込まれた多結晶シリコン9のうちSi
3N4膜5より上に突出している部分をエッチバック(2
回目)する(図9(b)参照)。
グ処理によりSiO2膜6をエッチング除去し(図9
(a)参照)、続いてドライエッチング処理により、ト
レンチ7内に埋め込まれた多結晶シリコン9のうちSi
3N4膜5より上に突出している部分をエッチバック(2
回目)する(図9(b)参照)。
【0009】次に、トレンチ7内に埋め込まれた多結晶
シリコン9の上部を熱酸化してキャップ酸化膜10を成
長させる(図9(c)参照)。このキャップ酸化膜10
を設けることにより、周囲のパッド酸化膜4との平坦化
を確保する。この後、Si3N4膜5をエッチング除去す
る(図9(d)参照)。このようにして、素子領域が絶
縁分離された半導体装置が製造される。
シリコン9の上部を熱酸化してキャップ酸化膜10を成
長させる(図9(c)参照)。このキャップ酸化膜10
を設けることにより、周囲のパッド酸化膜4との平坦化
を確保する。この後、Si3N4膜5をエッチング除去す
る(図9(d)参照)。このようにして、素子領域が絶
縁分離された半導体装置が製造される。
【0010】
【発明が解決しようとする課題】上記した製造方法によ
れば、2回目のエッチバック後に得られる多結晶シリコ
ン9の高さにばらつきが生じ、その高さ制御が大変難し
いという問題がある。多結晶シリコン9の高さにばらつ
きが生じると、特に2回目のエッチバック後に得られた
多結晶シリコン9の高さがシリコン基板3の表面よりも
低くなると、トレンチ7上の平坦性が確保できず、後工
程においてエッチ残りや配線に断線が生じる可能性があ
る。
れば、2回目のエッチバック後に得られる多結晶シリコ
ン9の高さにばらつきが生じ、その高さ制御が大変難し
いという問題がある。多結晶シリコン9の高さにばらつ
きが生じると、特に2回目のエッチバック後に得られた
多結晶シリコン9の高さがシリコン基板3の表面よりも
低くなると、トレンチ7上の平坦性が確保できず、後工
程においてエッチ残りや配線に断線が生じる可能性があ
る。
【0011】本発明は上記問題に鑑みたもので、トレン
チ内に埋設する充填材の高さ制御を容易にすることを目
的とする。
チ内に埋設する充填材の高さ制御を容易にすることを目
的とする。
【0012】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明では、半導体基板の主面上に
第1の層(例えば請求項4に記載したシリコン窒化膜)
と第2の層(例えば請求項5に記載したシリコン酸化
膜)を形成し、第2の層の表面に堆積した余分な充填材
を除去して第2の層を露出させた後、第1の層をストッ
パとして第2の層とトレンチ内の充填材(例えば多結晶
シリコン)を同時に研磨除去することを特徴としてい
る。
め、請求項1に記載の発明では、半導体基板の主面上に
第1の層(例えば請求項4に記載したシリコン窒化膜)
と第2の層(例えば請求項5に記載したシリコン酸化
膜)を形成し、第2の層の表面に堆積した余分な充填材
を除去して第2の層を露出させた後、第1の層をストッ
パとして第2の層とトレンチ内の充填材(例えば多結晶
シリコン)を同時に研磨除去することを特徴としてい
る。
【0013】このように第2の層をストッパとした研磨
を行うことにより、充填材の高さを第2の層の膜厚ばら
つきで決めることができ、充填材の高さ制御を容易にす
ることができる。
を行うことにより、充填材の高さを第2の層の膜厚ばら
つきで決めることができ、充填材の高さ制御を容易にす
ることができる。
【0014】請求項2に記載の発明では、第1の層をス
トッパとして、第2の層の表面に堆積した余分な充填材
と、第2の層と、トレンチ内の充填材を、連続的に研磨
除去することを特徴としている。この発明においても、
請求項1と同様の効果を奏することができる。
トッパとして、第2の層の表面に堆積した余分な充填材
と、第2の層と、トレンチ内の充填材を、連続的に研磨
除去することを特徴としている。この発明においても、
請求項1と同様の効果を奏することができる。
【0015】なお、上記した研磨を行うために、第1の
層としては、請求項3に記載の発明のように、第2の層
に対する研磨レート比が0.5以下のものを用いるのが
望ましい。
層としては、請求項3に記載の発明のように、第2の層
に対する研磨レート比が0.5以下のものを用いるのが
望ましい。
【0016】請求項6に記載の発明では、半導体基板の
主面上に、研磨時のストッパとなるストッパ膜(例えば
請求項9に記載したシリコン窒化膜)およびレジストを
形成し、このレジストを用いてトレンチを形成し、この
トレンチ内に充填材を埋設する工程を経た後、ストッパ
膜をストッパとしてトレンチ内の充填材を研磨除去する
ことを特徴としている。この発明においても、請求項1
と同様の効果を奏することができる。
主面上に、研磨時のストッパとなるストッパ膜(例えば
請求項9に記載したシリコン窒化膜)およびレジストを
形成し、このレジストを用いてトレンチを形成し、この
トレンチ内に充填材を埋設する工程を経た後、ストッパ
膜をストッパとしてトレンチ内の充填材を研磨除去する
ことを特徴としている。この発明においても、請求項1
と同様の効果を奏することができる。
【0017】請求項7に記載の発明においては、半導体
基板の主面上に、研磨時のストッパとなるストッパ膜
(例えば請求項9に記載したシリコン窒化膜)およびレ
ジストを形成し、このレジストを用いてトレンチを形成
し、トレンチの内壁面を含む全面にシリコン酸化膜を形
成した後、トレンチ内に充填材を埋設し、シリコン酸化
膜の表面に堆積した余分な充填材を除去してシリコン酸
化膜を露出させた後、ストッパ膜をストッパとしてシリ
コン酸化膜とトレンチ内の充填材を同時に研磨除去する
ことを特徴としている。この発明においても、請求項1
と同様の効果を奏することができる。
基板の主面上に、研磨時のストッパとなるストッパ膜
(例えば請求項9に記載したシリコン窒化膜)およびレ
ジストを形成し、このレジストを用いてトレンチを形成
し、トレンチの内壁面を含む全面にシリコン酸化膜を形
成した後、トレンチ内に充填材を埋設し、シリコン酸化
膜の表面に堆積した余分な充填材を除去してシリコン酸
化膜を露出させた後、ストッパ膜をストッパとしてシリ
コン酸化膜とトレンチ内の充填材を同時に研磨除去する
ことを特徴としている。この発明においても、請求項1
と同様の効果を奏することができる。
【0018】請求項8に記載の発明では、請求項7に記
載の発明に対し、ストッパ膜をストッパとして、シリコ
ン酸化膜の表面に堆積した余分な充填材と、シリコン酸
化膜と、トレンチ内の充填材を、連続的に研磨除去する
ことを特徴としている。
載の発明に対し、ストッパ膜をストッパとして、シリコ
ン酸化膜の表面に堆積した余分な充填材と、シリコン酸
化膜と、トレンチ内の充填材を、連続的に研磨除去する
ことを特徴としている。
【0019】なお、上記した各請求項における研磨は、
請求項10に記載の発明のように、CMP(Chemi
cal Mechanical Polishing)
により行うことができる。
請求項10に記載の発明のように、CMP(Chemi
cal Mechanical Polishing)
により行うことができる。
【0020】
【発明の実施の形態】(第1実施形態)本発明の第1実
施形態にかかる半導体装置の製造方法について図1を参
照して説明する。
施形態にかかる半導体装置の製造方法について図1を参
照して説明する。
【0021】この図1に示す製造工程において、図1
(a)〜(e)に示す工程までは、基本的に、図8
(a)〜(e)に示すものと同様の工程を用いる。すな
わち、第1のシリコン基板1と第2のシリコン基板3を
絶縁膜2を挟んだ構造のSOI基板を用意し、第2のシ
リコン基板3側の表面にパッド酸化膜4を約400Å堆
積し、Si3N4膜5を1500Å程度堆積する。その
後、SiO2膜6をCVD法等により堆積する(図1
(a))。そして、SiO2膜6、Si3N4膜5、パッ
ド酸化膜4をシリコン基板3の表面に達するまで選択的
にエッチングして開口を形成し、SiO2膜6をマスク
にして第2のシリコン基板3を選択的にエッチングし、
絶縁膜2にまで達するトレンチ7を形成する(図1
(b)参照)。そして、トレンチ7の内壁面にC.D.
E.処理を施して、トレンチエッチング時のダメージを
除去した後、トレンチ7の内壁面にウェット熱酸化によ
り絶縁被膜8を形成する(図1(c)参照)。続いて、
トレンチ7内を埋設するように多結晶シリコン9を堆積
し、ドライエッチング処理により、SiO2膜6の上に
堆積した余分な多結晶シリコン9をエッチバックし、S
iO2膜6を露出させる(図1(e)参照)。
(a)〜(e)に示す工程までは、基本的に、図8
(a)〜(e)に示すものと同様の工程を用いる。すな
わち、第1のシリコン基板1と第2のシリコン基板3を
絶縁膜2を挟んだ構造のSOI基板を用意し、第2のシ
リコン基板3側の表面にパッド酸化膜4を約400Å堆
積し、Si3N4膜5を1500Å程度堆積する。その
後、SiO2膜6をCVD法等により堆積する(図1
(a))。そして、SiO2膜6、Si3N4膜5、パッ
ド酸化膜4をシリコン基板3の表面に達するまで選択的
にエッチングして開口を形成し、SiO2膜6をマスク
にして第2のシリコン基板3を選択的にエッチングし、
絶縁膜2にまで達するトレンチ7を形成する(図1
(b)参照)。そして、トレンチ7の内壁面にC.D.
E.処理を施して、トレンチエッチング時のダメージを
除去した後、トレンチ7の内壁面にウェット熱酸化によ
り絶縁被膜8を形成する(図1(c)参照)。続いて、
トレンチ7内を埋設するように多結晶シリコン9を堆積
し、ドライエッチング処理により、SiO2膜6の上に
堆積した余分な多結晶シリコン9をエッチバックし、S
iO2膜6を露出させる(図1(e)参照)。
【0022】この後、この実施形態では、Si3N4膜5
をストッパとして、CMPにより、SiO2膜6とトレ
ンチ7内の多結晶シリコン9を同時に研磨除去して平坦
化を行う(図1(f)参照)。
をストッパとして、CMPにより、SiO2膜6とトレ
ンチ7内の多結晶シリコン9を同時に研磨除去して平坦
化を行う(図1(f)参照)。
【0023】図2に、上記したCMPによる加工原理を
示す。図に示すように、ウェハ30を吸着盤31で保持
し、研磨盤32に張られた研磨クロス33に押し付け
て、吸着盤31と研磨盤32を同一方向に回転させる。
そして、ウェハ30と研磨クロス33の間に保持された
スラリー34がウェハ30表面の膜と化学反応し、反応
生成物を形成する。次に、スラリー34中の研磨粒子お
よび研磨クロス33表面の繊維とにより、ウェハ30表
面に形成された反応生成物の除去を行う。この繰り返し
によりポリッシングを行う。図3に、この実施形態にお
けるCMPの条件を示す。
示す。図に示すように、ウェハ30を吸着盤31で保持
し、研磨盤32に張られた研磨クロス33に押し付け
て、吸着盤31と研磨盤32を同一方向に回転させる。
そして、ウェハ30と研磨クロス33の間に保持された
スラリー34がウェハ30表面の膜と化学反応し、反応
生成物を形成する。次に、スラリー34中の研磨粒子お
よび研磨クロス33表面の繊維とにより、ウェハ30表
面に形成された反応生成物の除去を行う。この繰り返し
によりポリッシングを行う。図3に、この実施形態にお
けるCMPの条件を示す。
【0024】そして、図1(f)の研磨工程が終了した
後、図9(c)、(d)と同様の工程を施し、多結晶シ
リコン9の上部を熱酸化してキャップ酸化膜10を形成
した後、Si3N4膜5をエッチング除去する。
後、図9(c)、(d)と同様の工程を施し、多結晶シ
リコン9の上部を熱酸化してキャップ酸化膜10を形成
した後、Si3N4膜5をエッチング除去する。
【0025】この実施形態の製造方法によれば、多結晶
シリコン9の高さは、パッド酸化膜4とSi3N4膜5の
膜厚ばらつきで決まるため、多結晶シリコン9の高さ制
御を容易にすることができる。
シリコン9の高さは、パッド酸化膜4とSi3N4膜5の
膜厚ばらつきで決まるため、多結晶シリコン9の高さ制
御を容易にすることができる。
【0026】この場合、パッド酸化膜4とSi3N4膜5
の合計の膜厚C(図1(f)参照)が、図4(a)の実
験結果に示すように、−0.3μm以上0.3μm以下
の範囲にあれば、後工程においてエッチ残りや配線に断
線が生じるなどの問題が生じない。
の合計の膜厚C(図1(f)参照)が、図4(a)の実
験結果に示すように、−0.3μm以上0.3μm以下
の範囲にあれば、後工程においてエッチ残りや配線に断
線が生じるなどの問題が生じない。
【0027】また、上記したキャップ酸化膜10を設け
ない場合でも、図4(b)に示すように、Cが0μm以
上0.22μm以下の範囲にあれば、後工程においてエ
ッチ残りや配線に断線が生じるなどの問題が生じない。
従って、Cが0μm以上0.22μm以下の範囲にあれ
ば、キャップ酸化膜10を形成する工程をなくすことが
できる。
ない場合でも、図4(b)に示すように、Cが0μm以
上0.22μm以下の範囲にあれば、後工程においてエ
ッチ残りや配線に断線が生じるなどの問題が生じない。
従って、Cが0μm以上0.22μm以下の範囲にあれ
ば、キャップ酸化膜10を形成する工程をなくすことが
できる。
【0028】なお、上記した実施形態では、多結晶シリ
コン9を堆積した後、SiO2膜6の上に堆積した余分
な多結晶シリコン9をエッチバックにより除去するもの
を示したが、SiO2膜6をストッパとして、CMP処
理を行うことにより、SiO2膜6の上に堆積した余分
な多結晶シリコン9を除去するようにしてもよい。この
場合、同一装置を用いてCMPによる連続処理にて行う
ことができる。図5に、SiO2膜6をストッパとした
CMP処理(ステップ1)と、Si3N4膜5をストッパ
としたCMP処理(ステップ2)の条件を示す。
コン9を堆積した後、SiO2膜6の上に堆積した余分
な多結晶シリコン9をエッチバックにより除去するもの
を示したが、SiO2膜6をストッパとして、CMP処
理を行うことにより、SiO2膜6の上に堆積した余分
な多結晶シリコン9を除去するようにしてもよい。この
場合、同一装置を用いてCMPによる連続処理にて行う
ことができる。図5に、SiO2膜6をストッパとした
CMP処理(ステップ1)と、Si3N4膜5をストッパ
としたCMP処理(ステップ2)の条件を示す。
【0029】また、ステップ1のCMP処理を行わず
に、ステップ2のCMP処理だけで、SiO2膜6の上
に堆積した余分な多結晶シリコン9、SiO2膜6、ト
レンチ7内の多結晶シリコン9を、連続的に研磨除去し
て、平坦化を行うようにしてもよい。
に、ステップ2のCMP処理だけで、SiO2膜6の上
に堆積した余分な多結晶シリコン9、SiO2膜6、ト
レンチ7内の多結晶シリコン9を、連続的に研磨除去し
て、平坦化を行うようにしてもよい。
【0030】また、上記したCMP処理を行う場合、第
1の層5は、第2の層6に対する研磨レート比が0.5
以下であるものを用いるのが好ましい。この実施形態の
ように、第1の層5としてSi3N4膜を用い、第2の層
6としてSiO2膜を用いた場合、実験的にSiO2膜6
の膜厚10000±500Å(実力値)に対しSi3N4
膜5の膜厚は1500±100Å(実力値)であるた
め、CMP条件としてSiO2膜6の最大膜厚(105
00Å)時にもCMPの残りがでないようにマージンを
見込んでSiO2膜6の膜厚を11500ÅとしてCM
Pによる除去時間を設定した場合、SiO2膜6の最小
膜厚(9500Å)時にオーバーCMP量が2000Å
となる。このとき、Si3N4膜5が400Å残っていれ
ば、後工程および断面形状に問題がないことがわかって
いるため、研磨レート比が、{(Si3N4膜5の最小膜
厚=1400Å)−(CMP後最低必要となるSi3N4
膜5の膜厚=400Å)}/(SiO2膜6のオーバー
CMP量=2000Å)=0.5以下であれば、CMP
によって良好に研磨を行うことができる。 (第2実施形態)上記した実施形態では、SiO2膜6
をマスクにして絶縁膜2にまで達するトレンチ7を形成
するものを示したが、レジストをマスクにしてトレンチ
7を形成するようにしてもよい。
1の層5は、第2の層6に対する研磨レート比が0.5
以下であるものを用いるのが好ましい。この実施形態の
ように、第1の層5としてSi3N4膜を用い、第2の層
6としてSiO2膜を用いた場合、実験的にSiO2膜6
の膜厚10000±500Å(実力値)に対しSi3N4
膜5の膜厚は1500±100Å(実力値)であるた
め、CMP条件としてSiO2膜6の最大膜厚(105
00Å)時にもCMPの残りがでないようにマージンを
見込んでSiO2膜6の膜厚を11500ÅとしてCM
Pによる除去時間を設定した場合、SiO2膜6の最小
膜厚(9500Å)時にオーバーCMP量が2000Å
となる。このとき、Si3N4膜5が400Å残っていれ
ば、後工程および断面形状に問題がないことがわかって
いるため、研磨レート比が、{(Si3N4膜5の最小膜
厚=1400Å)−(CMP後最低必要となるSi3N4
膜5の膜厚=400Å)}/(SiO2膜6のオーバー
CMP量=2000Å)=0.5以下であれば、CMP
によって良好に研磨を行うことができる。 (第2実施形態)上記した実施形態では、SiO2膜6
をマスクにして絶縁膜2にまで達するトレンチ7を形成
するものを示したが、レジストをマスクにしてトレンチ
7を形成するようにしてもよい。
【0031】図6に、この実施形態おける半導体装置の
製造工程を示す。
製造工程を示す。
【0032】まず、第1実施形態と同様に、第1のシリ
コン基板1と第2のシリコン基板3を絶縁膜2を挟んだ
構造のSOI基板を用意し、第2のシリコン基板3側の
表面にパッド酸化膜4を約400Å堆積し、Si3N4膜
5を1500Å程度堆積する(図6(a))。
コン基板1と第2のシリコン基板3を絶縁膜2を挟んだ
構造のSOI基板を用意し、第2のシリコン基板3側の
表面にパッド酸化膜4を約400Å堆積し、Si3N4膜
5を1500Å程度堆積する(図6(a))。
【0033】そして、レジスト11を堆積し、このレジ
スト11の所定箇所に窓を開口した後、Si3N4膜5、
パッド酸化膜4をドライエッチング法により除去する。
さらに、その工程で用いたレジスト11をマスクとして
そのまま利用し、ICP(Inductivity C
ouple Plasma)エッチャーによりトレンチ
エッチングしてトレンチ7を形成する(図6(b)参
照)。この後、レジスト11を剥離する。
スト11の所定箇所に窓を開口した後、Si3N4膜5、
パッド酸化膜4をドライエッチング法により除去する。
さらに、その工程で用いたレジスト11をマスクとして
そのまま利用し、ICP(Inductivity C
ouple Plasma)エッチャーによりトレンチ
エッチングしてトレンチ7を形成する(図6(b)参
照)。この後、レジスト11を剥離する。
【0034】次に、トレンチ7の内壁面にC.D.E.
処理を施して、トレンチエッチング時のダメージを除去
した後、トレンチ7の内壁面にウェット熱酸化により絶
縁被膜8を形成する(図6(c)参照)。続いて、トレ
ンチ7内を埋設するように多結晶シリコン9を堆積す
る。(図6(d)参照)。
処理を施して、トレンチエッチング時のダメージを除去
した後、トレンチ7の内壁面にウェット熱酸化により絶
縁被膜8を形成する(図6(c)参照)。続いて、トレ
ンチ7内を埋設するように多結晶シリコン9を堆積す
る。(図6(d)参照)。
【0035】この後、CMPにより、Si3N4膜5をス
トッパとして、トレンチ7内の多結晶シリコン9を研磨
除去して平坦化を行う(図6(e)参照)。そして、図
9(c)、(d)と同様の工程を施し、多結晶シリコン
9の上部を熱酸化してキャップ酸化膜10を形成した
後、Si3N4膜5をエッチング除去する。 (第3実施形態)上記した第2実施形態では、トレンチ
7の内壁面にウェット熱酸化により絶縁被膜8を形成す
るものを示したが、CVD法により酸化膜を形成するよ
うにしてもよい。
トッパとして、トレンチ7内の多結晶シリコン9を研磨
除去して平坦化を行う(図6(e)参照)。そして、図
9(c)、(d)と同様の工程を施し、多結晶シリコン
9の上部を熱酸化してキャップ酸化膜10を形成した
後、Si3N4膜5をエッチング除去する。 (第3実施形態)上記した第2実施形態では、トレンチ
7の内壁面にウェット熱酸化により絶縁被膜8を形成す
るものを示したが、CVD法により酸化膜を形成するよ
うにしてもよい。
【0036】図7に、この実施形態における半導体装置
の製造工程を示す。
の製造工程を示す。
【0037】まず、第2実施形態と同様に、第1のシリ
コン基板1と第2のシリコン基板3を絶縁膜2を挟んだ
構造のSOI基板を用意し、第2のシリコン基板3側の
表面にパッド酸化膜4を約400Å堆積し、Si3N4膜
5を1500Å程度堆積する(図7(a))。
コン基板1と第2のシリコン基板3を絶縁膜2を挟んだ
構造のSOI基板を用意し、第2のシリコン基板3側の
表面にパッド酸化膜4を約400Å堆積し、Si3N4膜
5を1500Å程度堆積する(図7(a))。
【0038】そして、レジスト11を堆積し、このレジ
スト11の所定箇所に窓を開口した後、Si3N4膜5、
パッド酸化膜4をドライエッチング法により除去する。
さらに、その工程で用いたレジスト11をマスクとして
そのまま利用し、ICPエッチャーによりトレンチエッ
チングしてトレンチ7を形成する(図7(b)参照)。
この後、レジスト11を剥離する。
スト11の所定箇所に窓を開口した後、Si3N4膜5、
パッド酸化膜4をドライエッチング法により除去する。
さらに、その工程で用いたレジスト11をマスクとして
そのまま利用し、ICPエッチャーによりトレンチエッ
チングしてトレンチ7を形成する(図7(b)参照)。
この後、レジスト11を剥離する。
【0039】次に、トレンチ7の内壁面にC.D.E.
処理を施して、トレンチエッチング時のダメージを除去
した後、CVD法等でトレンチ7の内壁面を含む全面に
SiO2膜12を形成する(図7(c)参照)。続い
て、トレンチ7内を埋設するように多結晶シリコン9を
堆積する。(図7(d)参照)。
処理を施して、トレンチエッチング時のダメージを除去
した後、CVD法等でトレンチ7の内壁面を含む全面に
SiO2膜12を形成する(図7(c)参照)。続い
て、トレンチ7内を埋設するように多結晶シリコン9を
堆積する。(図7(d)参照)。
【0040】この後、CMPにより、SiO2膜12を
ストッパとして、CMP処理を行うことにより、SiO
2膜12の上に堆積した余分な多結晶シリコン9を除去
する(図7(e)参照)。続いて、同一装置を用いたC
MPの連続処理により、Si 3N4膜5をストッパとし
て、SiO2膜12とトレンチ7内の多結晶シリコン9
を同時に研磨除去して平坦化を行う(図7(f)参
照)。この場合、SiO2膜6をストッパとしたCMP
処理(ステップ1)と、Si3N4膜5をストッパとした
CMP処理(ステップ2)の条件は、図5に示すものと
同じものを用いる。
ストッパとして、CMP処理を行うことにより、SiO
2膜12の上に堆積した余分な多結晶シリコン9を除去
する(図7(e)参照)。続いて、同一装置を用いたC
MPの連続処理により、Si 3N4膜5をストッパとし
て、SiO2膜12とトレンチ7内の多結晶シリコン9
を同時に研磨除去して平坦化を行う(図7(f)参
照)。この場合、SiO2膜6をストッパとしたCMP
処理(ステップ1)と、Si3N4膜5をストッパとした
CMP処理(ステップ2)の条件は、図5に示すものと
同じものを用いる。
【0041】なお、この実施形態において、SiO2膜
12の上に堆積した余分な多結晶シリコン9を除去する
工程は、第1実施形態で示したようなエッチバックを用
いるようにしてもよい。
12の上に堆積した余分な多結晶シリコン9を除去する
工程は、第1実施形態で示したようなエッチバックを用
いるようにしてもよい。
【0042】また、ステップ1のCMP処理を行わず
に、ステップ2のCMP処理だけで、SiO2膜12の
上に堆積した余分な多結晶シリコン9、SiO2膜1
2、トレンチ7内の多結晶シリコン9を、連続的に研磨
除去して、平坦化を行うようにしてもよい。
に、ステップ2のCMP処理だけで、SiO2膜12の
上に堆積した余分な多結晶シリコン9、SiO2膜1
2、トレンチ7内の多結晶シリコン9を、連続的に研磨
除去して、平坦化を行うようにしてもよい。
【図1】本発明の第1実施形態にかかる半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図2】CMPによる加工原理を示す図である。
【図3】Si3N4膜5をストッパとしたCMP処理の条
件を示す図表である。
件を示す図表である。
【図4】パッド酸化膜4とSi3N4膜5の合計の膜厚C
の適正範囲を示す図である。
の適正範囲を示す図である。
【図5】SiO2膜6をストッパとしたCMP処理(ス
テップ1)と、Si3N4膜5をストッパとしたCMP処
理(ステップ2)の条件を示す図表である。
テップ1)と、Si3N4膜5をストッパとしたCMP処
理(ステップ2)の条件を示す図表である。
【図6】本発明の第2実施形態にかかる半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図7】本発明の第3実施形態にかかる半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図8】従来の半導体装置の製造方法を示す工程図であ
る。
る。
【図9】図8に続く製造工程を示す図である。
1…第1のシリコン基板、2…絶縁膜、3…第2のシリ
コン基板、4…パッド酸化膜、5…Si3N4膜、6…S
iO2膜、7…トレンチ、8…絶縁被膜、9…多結晶シ
リコン、10…キャップ酸化膜、11…レジスト、12
…SiO2膜。
コン基板、4…パッド酸化膜、5…Si3N4膜、6…S
iO2膜、7…トレンチ、8…絶縁被膜、9…多結晶シ
リコン、10…キャップ酸化膜、11…レジスト、12
…SiO2膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加納 史義 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 深谷 顕成 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 Fターム(参考) 5F032 AA03 AA06 AA47 AA77 AA78 DA33 DA34 DA71
Claims (10)
- 【請求項1】 半導体基板の主面上に、第1の層および
第2の層を形成する工程と、 前記第1の層および前記第2の層にトレンチエッチング
用の窓を開口する工程と、 前記第2の層をマスクとし、前記窓を通して前記半導体
基板をエッチングしてトレンチを形成する工程と、 前記トレンチの内壁面に絶縁被膜を形成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記第2の層の表面に堆積した余分な前記充填材を除去
して前記第2の層を露出させる工程と、 前記第1の層をストッパとして前記第2の層と前記トレ
ンチ内の充填材を同時に研磨除去する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板の主面上に、第1の層および
第2の層を形成する工程と、 前記第1の層および前記第2の層にトレンチエッチング
用の窓を開口する工程と、 前記第2の層をマスクとし、前記窓を通して前記半導体
基板をエッチングしてトレンチを形成する工程と、 前記トレンチの内壁面に絶縁被膜を形成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記第1の層をストッパとして、前記第2の層の表面に
堆積した余分な前記充填材と、前記第2の層と、前記ト
レンチ内の充填材を、連続的に研磨除去する工程とを備
えたことを特徴とする半導体装置の製造方法。 - 【請求項3】 前記第1の層として、前記第2の層に対
する研磨レート比が0.5以下のものを用いることを特
徴とする請求項1または2に記載の半導体装置の製造方
法。 - 【請求項4】 前記第1の層として、シリコン窒化膜を
用いることを特徴とする請求項1ないし3のいずれか1
つに記載の半導体装置の製造方法。 - 【請求項5】 前記第2の層として、シリコン酸化膜を
用いることを特徴とする請求項1ないし4のいずれか1
つに記載の半導体装置の製造方法。 - 【請求項6】 半導体基板の主面上に、研磨時のストッ
パとなるストッパ膜およびレジストを形成する工程と、 前記レジストの所定箇所にトレンチエッチング用の窓を
開口する工程と、 前記窓を通して前記ストッパ膜をエッチングした後、引
き続き前記レジストを用いて前記半導体基板にトレンチ
を形成する工程と、 前記トレンチの内壁面に絶縁被膜を形成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記ストッパ膜をストッパとして前記トレンチ内の充填
材を研磨除去する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項7】 半導体基板の主面上に、研磨時のストッ
パとなるストッパ膜およびレジストを形成する工程と、 前記レジストの所定箇所にトレンチエッチング用の窓を
開口する工程と、 前記窓を通して前記ストッパ膜をエッチングした後、引
き続き前記レジストを用いて前記半導体基板にトレンチ
を形成する工程と、 前記トレンチの内壁面を含む全面にシリコン酸化膜を形
成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記シリコン酸化膜の表面に堆積した余分な前記充填材
を除去して前記シリコン酸化膜を露出させる工程と、 前記ストッパ膜をストッパとして前記シリコン酸化膜と
前記トレンチ内の充填材を同時に研磨除去して平坦化を
行う工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項8】 半導体基板の主面上に、研磨時のストッ
パとなるストッパ膜およびレジストを形成する工程と、 前記レジストの所定箇所にトレンチエッチング用の窓を
開口する工程と、 前記窓を通して前記ストッパ膜をエッチングした後、引
き続き前記レジストを用いて前記半導体基板にトレンチ
を形成する工程と、 前記トレンチの内壁面を含む全面にシリコン酸化膜を形
成する工程と、 前記トレンチ内を埋設するように充填材を堆積する工程
と、 前記ストッパ膜をストッパとして、前記シリコン酸化膜
の表面に堆積した余分な前記充填材と、前記シリコン酸
化膜と、前記トレンチ内の充填材を、連続的に研磨除去
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項9】 前記ストッパ膜として、シリコン窒化膜
を用いることを特徴とする請求項6ないし8のいずれか
1つに記載の半導体装置の製造方法。 - 【請求項10】 前記研磨を、CMP(Chemica
l Mechanical Polishing)によ
り行うことを特徴とする請求項1ないし9のいずれか1
つに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26586499A JP2001093972A (ja) | 1999-09-20 | 1999-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26586499A JP2001093972A (ja) | 1999-09-20 | 1999-09-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001093972A true JP2001093972A (ja) | 2001-04-06 |
Family
ID=17423159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26586499A Withdrawn JP2001093972A (ja) | 1999-09-20 | 1999-09-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001093972A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343856A (ja) * | 2001-05-11 | 2002-11-29 | Denso Corp | 絶縁分離型半導体装置の製造方法 |
JP2007521667A (ja) * | 2004-01-16 | 2007-08-02 | インテル コーポレイション | トライゲートトランジスタ及びその製造方法 |
KR101194742B1 (ko) * | 2006-07-28 | 2012-10-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
-
1999
- 1999-09-20 JP JP26586499A patent/JP2001093972A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343856A (ja) * | 2001-05-11 | 2002-11-29 | Denso Corp | 絶縁分離型半導体装置の製造方法 |
JP4660964B2 (ja) * | 2001-05-11 | 2011-03-30 | 株式会社デンソー | 絶縁分離型半導体装置の製造方法 |
JP2007521667A (ja) * | 2004-01-16 | 2007-08-02 | インテル コーポレイション | トライゲートトランジスタ及びその製造方法 |
KR101194742B1 (ko) * | 2006-07-28 | 2012-10-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |