JPH11340317A - 分離構造形成方法 - Google Patents
分離構造形成方法Info
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- JPH11340317A JPH11340317A JP11130429A JP13042999A JPH11340317A JP H11340317 A JPH11340317 A JP H11340317A JP 11130429 A JP11130429 A JP 11130429A JP 13042999 A JP13042999 A JP 13042999A JP H11340317 A JPH11340317 A JP H11340317A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 集積回路の半導体基板中に、優れた平坦性を
有する分離構造を形成する方法を提供する。 【解決手段】 基板（１２）を覆ってブロッキング層
（１３，１４）が作製される。その後、ブロッキング層
および基板の、分離領域（２２）にある部分が除去され
る。次に、ブロッキング層および分離領域を覆って誘電
体層（２６）が堆積される。その後、誘電体層に対して
化学的・機械的研磨プロセスが実行されて、ブロッキン
グ層の上表面上に堆積した誘電体層のほとんどの部分が
除去される。次に、ブロッキング層の上表面上に堆積し
た誘電体層の残存部分を除去するために、パターンニン
グを行わないエッチングが誘電体層に対して実行され
る。
有する分離構造を形成する方法を提供する。 【解決手段】 基板（１２）を覆ってブロッキング層
（１３，１４）が作製される。その後、ブロッキング層
および基板の、分離領域（２２）にある部分が除去され
る。次に、ブロッキング層および分離領域を覆って誘電
体層（２６）が堆積される。その後、誘電体層に対して
化学的・機械的研磨プロセスが実行されて、ブロッキン
グ層の上表面上に堆積した誘電体層のほとんどの部分が
除去される。次に、ブロッキング層の上表面上に堆積し
た誘電体層の残存部分を除去するために、パターンニン
グを行わないエッチングが誘電体層に対して実行され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体製
造技術に関するものであって、更に詳細には基板中に分
離構造を形成するための方法に関する。
造技術に関するものであって、更に詳細には基板中に分
離構造を形成するための方法に関する。
【０００２】
【従来の技術】単結晶シリコンの基板中に複数の半導体
デバイスを作製する時は、それらデバイスを含む能動領
域を互いに電気的に分離する必要がある。この分離を実
行するための１つの方式は、分離領域を必要とする場所
にトレンチまたは窪みを定義するために、基板の一部分
を選択的に除去することを含む。次に、そのトレンチま
たは窪みに誘電体層を導入して分離領域を生成する。バ
ルクシリコン基板の場合には、そのような方法は一般に
シャロウ・トレンチ分離（ＳＴＩ）と呼ばれている。Ｓ
ＯＩ（絶縁体上の半導体）基板の場合には、そのような
方法はしばしばメサ分離と呼ばれる。
デバイスを作製する時は、それらデバイスを含む能動領
域を互いに電気的に分離する必要がある。この分離を実
行するための１つの方式は、分離領域を必要とする場所
にトレンチまたは窪みを定義するために、基板の一部分
を選択的に除去することを含む。次に、そのトレンチま
たは窪みに誘電体層を導入して分離領域を生成する。バ
ルクシリコン基板の場合には、そのような方法は一般に
シャロウ・トレンチ分離（ＳＴＩ）と呼ばれている。Ｓ
ＯＩ（絶縁体上の半導体）基板の場合には、そのような
方法はしばしばメサ分離と呼ばれる。
【０００３】より具体的には、この既知の方法は、シリ
コン基板を覆ってブロッキング層を設けること、そのブ
ロッキング層および基板の、分離領域を必要とする部分
を選択的に除去すること、酸化すること、およびその後
で前記トレンチまたは窪み中および前記ブロッキング層
上に誘電体層を堆積することを含む。次に、トレンチま
たは窪み中の誘電体層の平坦化された部分を残しなが
ら、ブロッキング層の上に堆積した誘電体層の部分を除
去するために、誘電体層に対して化学的・機械的研磨工
程が実行される。ブロッキング層の小部分は誘電体層の
上方部分と一緒に付随的に除去されるかもしれない。こ
の既知の方法は、それが意図する目的のために概ね適し
たものであったが、あらゆる点で満足できるというわけ
ではなかった。
コン基板を覆ってブロッキング層を設けること、そのブ
ロッキング層および基板の、分離領域を必要とする部分
を選択的に除去すること、酸化すること、およびその後
で前記トレンチまたは窪み中および前記ブロッキング層
上に誘電体層を堆積することを含む。次に、トレンチま
たは窪み中の誘電体層の平坦化された部分を残しなが
ら、ブロッキング層の上に堆積した誘電体層の部分を除
去するために、誘電体層に対して化学的・機械的研磨工
程が実行される。ブロッキング層の小部分は誘電体層の
上方部分と一緒に付随的に除去されるかもしれない。こ
の既知の方法は、それが意図する目的のために概ね適し
たものであったが、あらゆる点で満足できるというわけ
ではなかった。
【０００４】
【発明の解決しようとする課題】もっと詳しく言えば、
化学的・機械的研磨工程ではブロッキング層から誘電体
材料をウエハ全面に亘って均一に除去することが困難で
あった。例えば、研磨パッドの変形などの因子のため
に、ウエハ全面に亘って変動が存在しよう。更に、例え
ば、化学的・機械的研磨プロセスは広い能動領域よりも
狭い能動領域上でより高速に材料を除去する傾向がある
ため、互いに接近した各々の能動領域のサイズに依存し
て、より小さいスケールでも変動が存在しよう。
化学的・機械的研磨工程ではブロッキング層から誘電体
材料をウエハ全面に亘って均一に除去することが困難で
あった。例えば、研磨パッドの変形などの因子のため
に、ウエハ全面に亘って変動が存在しよう。更に、例え
ば、化学的・機械的研磨プロセスは広い能動領域よりも
狭い能動領域上でより高速に材料を除去する傾向がある
ため、互いに接近した各々の能動領域のサイズに依存し
て、より小さいスケールでも変動が存在しよう。
【０００５】これらの問題の効果を減らすために開発さ
れた１つの方法は、化学的・機械的研磨工程の前に逆パ
ターンのエッチングを実行するものである。逆パターン
エッチングは、より広い能動領域から誘電体材料のいく
らかを選択的に除去することによって、以降の化学的・
機械的研磨の間に、より広い能動領域からの誘電体材料
の除去が、より狭い能動領域からの誘電体材料の除去と
ほぼ同時に完了するようにする。しかし、この方法は問
題点を解消するのに完全に有効ではなく、またパターン
ニングされたエッチングプロセスを実行するためにいく
つかの付加的な工程が必要であるため、かなりの追加コ
ストを含むものであった。
れた１つの方法は、化学的・機械的研磨工程の前に逆パ
ターンのエッチングを実行するものである。逆パターン
エッチングは、より広い能動領域から誘電体材料のいく
らかを選択的に除去することによって、以降の化学的・
機械的研磨の間に、より広い能動領域からの誘電体材料
の除去が、より狭い能動領域からの誘電体材料の除去と
ほぼ同時に完了するようにする。しかし、この方法は問
題点を解消するのに完全に有効ではなく、またパターン
ニングされたエッチングプロセスを実行するためにいく
つかの付加的な工程が必要であるため、かなりの追加コ
ストを含むものであった。
【０００６】別の１つの既知の方法はダミーとなるモー
トまたは能動領域を設けるものであり、ダミーのモート
または能動領域は真の能動領域と類似してはいるが、最
終的にそれらダミー領域の中に部品が作り込まれること
はない。それらのダミー能動領域の目的はウエハの特定
部分に存在する能動領域の累積面積を増やすことである
が、この方式もまたここでの問題点を満足できるように
解決することはできなかった。
トまたは能動領域を設けるものであり、ダミーのモート
または能動領域は真の能動領域と類似してはいるが、最
終的にそれらダミー領域の中に部品が作り込まれること
はない。それらのダミー能動領域の目的はウエハの特定
部分に存在する能動領域の累積面積を増やすことである
が、この方式もまたここでの問題点を満足できるように
解決することはできなかった。
【０００７】
【課題を解決するための手段】以上のことから、基板中
に分離構造を形成するための方法であって、絶縁材料の
除去においてウエハに亘るより優れた均一性を提供でき
て、また既知の方法よりも簡単で安価な方法に対する需
要が存在することを理解されよう。本発明に従えば、こ
のニーズに応える方法であって、次の工程：基板を提供
すること；基板を覆ってブロッキング層を堆積するこ
と；ブロッキング層および基板の、分離領域にある部分
を除去すること；ブロッキング層および分離領域を覆っ
て誘電体層を堆積すること；誘電体層を化学的・機械的
に研磨して、ブロッキング層の上表面上に堆積した誘電
体層の部分を除去すること；およびその後で、誘電体層
をエッチングして、ブロッキング層の上表面上に堆積し
た誘電体層の残存部分を除去すること、を含む方法が提
供される。
に分離構造を形成するための方法であって、絶縁材料の
除去においてウエハに亘るより優れた均一性を提供でき
て、また既知の方法よりも簡単で安価な方法に対する需
要が存在することを理解されよう。本発明に従えば、こ
のニーズに応える方法であって、次の工程：基板を提供
すること；基板を覆ってブロッキング層を堆積するこ
と；ブロッキング層および基板の、分離領域にある部分
を除去すること；ブロッキング層および分離領域を覆っ
て誘電体層を堆積すること；誘電体層を化学的・機械的
に研磨して、ブロッキング層の上表面上に堆積した誘電
体層の部分を除去すること；およびその後で、誘電体層
をエッチングして、ブロッキング層の上表面上に堆積し
た誘電体層の残存部分を除去すること、を含む方法が提
供される。
【０００８】本発明のより良い理解は、添付図面を参照
した以下の詳細な説明から実現されよう。添付図面にお
いて、図１−図４はそれぞれ半導体デバイスの模式的断
面図であり、本発明を実施する方法に従ってデバイスを
作製するプロセスに含まれる引き続く工程を示してい
る。
した以下の詳細な説明から実現されよう。添付図面にお
いて、図１−図４はそれぞれ半導体デバイスの模式的断
面図であり、本発明を実施する方法に従ってデバイスを
作製するプロセスに含まれる引き続く工程を示してい
る。
【０００９】
【発明の実施の形態】図１ないし図４は集積回路の一部
分の模式的断面図であって、本発明に従う方法による集
積回路の製造時の引き続く工程を示している。図１で、
参照符号１２は単結晶シリコンの半導体基板を指してお
り、それは開示実施例ではバルクシリコン基板である
が、その代わりにＳＯＩ（絶縁体上の半導体）の能動基
板の一部分であってもよい。
分の模式的断面図であって、本発明に従う方法による集
積回路の製造時の引き続く工程を示している。図１で、
参照符号１２は単結晶シリコンの半導体基板を指してお
り、それは開示実施例ではバルクシリコン基板である
が、その代わりにＳＯＩ（絶縁体上の半導体）の能動基
板の一部分であってもよい。
【００１０】シリコン基板１２の上表面上にパッド酸化
物層１３が作成される。パッド酸化物層１３は二酸化シ
リコン（ＳｉＯ2）であり、それは基板１２を炉中、酸
素存在下で加熱することによって既知のように成長させ
た熱酸化物である。次に、窒化シリコン（Ｓｉ3Ｎ4）の
層１４がパッド酸化物層１３の上に作成される。詳細に
は、窒化シリコン層１４は、例えば、既知の低圧気相堆
積（ＬＰＣＶＤ）法を用いて、既知のように等方的に堆
積される。パッド酸化物層１３および窒化物層１４は一
緒になってブロッキング層を構成し、それは以下でより
詳細に議論するようにエッチストップ層として機能す
る。パッド酸化物層１３はオプションであり、省略して
も構わない。その場合には窒化物層１４がブロッキング
層として働く。
物層１３が作成される。パッド酸化物層１３は二酸化シ
リコン（ＳｉＯ2）であり、それは基板１２を炉中、酸
素存在下で加熱することによって既知のように成長させ
た熱酸化物である。次に、窒化シリコン（Ｓｉ3Ｎ4）の
層１４がパッド酸化物層１３の上に作成される。詳細に
は、窒化シリコン層１４は、例えば、既知の低圧気相堆
積（ＬＰＣＶＤ）法を用いて、既知のように等方的に堆
積される。パッド酸化物層１３および窒化物層１４は一
緒になってブロッキング層を構成し、それは以下でより
詳細に議論するようにエッチストップ層として機能す
る。パッド酸化物層１３はオプションであり、省略して
も構わない。その場合には窒化物層１４がブロッキング
層として働く。
【００１１】次に、パターンニングされたフォトレジス
ト１８が窒化物層１４の上側に設けられて絶縁領域とな
るべき基板の部分を覆い、それを貫通して開口１９が設
けられる。次に、ブロッキング層１３−１４を貫通して
下方へ、更にシリコン基板１２の上側部分中へ浅い分離
トレンチまたは窪み２２をエッチングする目的で、既知
のエッチング工程が実行される。浅いトレンチ２２を生
成するエッチングは既知のエッチング法を使用して実行
される。その後で、既知のように、フォトレジスト１８
が除去される。シリコン基板１２のトレンチ２２の両側
の部分は能動領域であって、その中に半導体部品デバイ
スが作製されるであろう。
ト１８が窒化物層１４の上側に設けられて絶縁領域とな
るべき基板の部分を覆い、それを貫通して開口１９が設
けられる。次に、ブロッキング層１３−１４を貫通して
下方へ、更にシリコン基板１２の上側部分中へ浅い分離
トレンチまたは窪み２２をエッチングする目的で、既知
のエッチング工程が実行される。浅いトレンチ２２を生
成するエッチングは既知のエッチング法を使用して実行
される。その後で、既知のように、フォトレジスト１８
が除去される。シリコン基板１２のトレンチ２２の両側
の部分は能動領域であって、その中に半導体部品デバイ
スが作製されるであろう。
【００１２】次に、トレンチ２２内のシリコン基板１２
の表面上に熱酸化物層２４が作製される。この熱酸化物
層２４は二酸化シリコン（ＳｉＯ2）であり、パッド酸
化物層２４と同じように、炉中で酸素存在下でデバイス
を加熱することによって既知のように成長される。
の表面上に熱酸化物層２４が作製される。この熱酸化物
層２４は二酸化シリコン（ＳｉＯ2）であり、パッド酸
化物層２４と同じように、炉中で酸素存在下でデバイス
を加熱することによって既知のように成長される。
【００１３】この後、図２に示されるように、窒化物層
１４と、トレンチ２２中の熱酸化物層２４とを覆って、
トレンチ２２を埋めるように誘電体層２６が等方的に堆
積される。誘電体層２６の厚さが厚くなるほど、後で除
去する必要のある誘電体材料の量は多くなる。従って、
誘電体層２６は、トレンチ２２を窒化物層１４の上表面
まで埋めるのに充分な厚さにだけ堆積すべきである。開
示実施例では、誘電体層２６は、既知の気相堆積（ＣＶ
Ｄ）法を用いて堆積された二酸化シリコン（ＳｉＯ2）
である。
１４と、トレンチ２２中の熱酸化物層２４とを覆って、
トレンチ２２を埋めるように誘電体層２６が等方的に堆
積される。誘電体層２６の厚さが厚くなるほど、後で除
去する必要のある誘電体材料の量は多くなる。従って、
誘電体層２６は、トレンチ２２を窒化物層１４の上表面
まで埋めるのに充分な厚さにだけ堆積すべきである。開
示実施例では、誘電体層２６は、既知の気相堆積（ＣＶ
Ｄ）法を用いて堆積された二酸化シリコン（ＳｉＯ2）
である。
【００１４】次に、誘電体層２６に対して化学的・機械
的研磨（ＣＭＰ）工程が実行されて、窒化物層１４の上
表面上に垂直方向に堆積した層２６の材料のほとんどの
部分が除去される。このＣＭＰ工程の後では、誘電体層
２６は図３に示されたように見えよう。詳細には、誘電
体層２６が窒化物層１４から完全に除去された、例えば
２８に示すような領域が存在するかも、あるいは存在し
ないかも知れない。しかし、ウエハのほとんどに亘っ
て、２９で示すように、誘電体層２６の薄いシートが窒
化物層１４の上に残っているであろう。ＣＭＰは付随的
に窒化物層１４の材料を少量除去するかもしれないが、
それは許容できる。
的研磨（ＣＭＰ）工程が実行されて、窒化物層１４の上
表面上に垂直方向に堆積した層２６の材料のほとんどの
部分が除去される。このＣＭＰ工程の後では、誘電体層
２６は図３に示されたように見えよう。詳細には、誘電
体層２６が窒化物層１４から完全に除去された、例えば
２８に示すような領域が存在するかも、あるいは存在し
ないかも知れない。しかし、ウエハのほとんどに亘っ
て、２９で示すように、誘電体層２６の薄いシートが窒
化物層１４の上に残っているであろう。ＣＭＰは付随的
に窒化物層１４の材料を少量除去するかもしれないが、
それは許容できる。
【００１５】与えられたウエハに対するＣＭＰ工程の条
件は既知のように決められる。そしてそれはウエハの寸
法や、研磨パッドの材料等に依存しよう。開示方法で
は、ＣＭＰは時間を固定された工程であるが、それの代
わりに、終端指定（ｅｎｄｐｏｉｎｔｅｄ）の工程とし
ても構わない。例えば、最初に予め定められた時間間隔
のＣＭＰを実行した後で、窒化物層の上に残っている酸
化物の厚さを測定して、その測定を行った後、どのくら
いもっと長くＣＭＰを実行すべきかを決定することもで
きる。
件は既知のように決められる。そしてそれはウエハの寸
法や、研磨パッドの材料等に依存しよう。開示方法で
は、ＣＭＰは時間を固定された工程であるが、それの代
わりに、終端指定（ｅｎｄｐｏｉｎｔｅｄ）の工程とし
ても構わない。例えば、最初に予め定められた時間間隔
のＣＭＰを実行した後で、窒化物層の上に残っている酸
化物の厚さを測定して、その測定を行った後、どのくら
いもっと長くＣＭＰを実行すべきかを決定することもで
きる。
【００１６】ＣＭＰ工程の後、例えばクイックダンプリ
ンスメガソニックバス（ｑｕｉｃｋ−ｄｕｍｐｒｉｎｓ
ｅｍｅｇａｓｏｎｉｃｂａｔｈ）および／またはスクラ
バーシステムを使用して、半導体デバイスに対してＣＭ
Ｐ後の洗浄を実行してもよい。適当なＣＭＰ後の洗浄技
術は既知であり、従って、ここで詳細に説明することは
しない。
ンスメガソニックバス（ｑｕｉｃｋ−ｄｕｍｐｒｉｎｓ
ｅｍｅｇａｓｏｎｉｃｂａｔｈ）および／またはスクラ
バーシステムを使用して、半導体デバイスに対してＣＭ
Ｐ後の洗浄を実行してもよい。適当なＣＭＰ後の洗浄技
術は既知であり、従って、ここで詳細に説明することは
しない。
【００１７】その後、半導体デバイスは図示されていな
いプロセスチェンバー中に設置されて、パターンニング
を行わないプラズマエッチングを施すことによって、窒
化物層１４の上表面よりも高く垂直に堆積した誘電体層
２６材料の残存部分が除去される。このプラズマエッチ
工程の完了時点で、デバイスは図４に示されるように見
えよう。ここで、誘電体層２６の唯一残存材料は、トレ
ンチ２２中に堆積したそれの部分である。窒化物層１４
からの誘電体材料２６除去の均一性は、プラズマエッチ
工程を開始する前に窒化物層上に残される誘電体材料の
厚さの変動を最小化する先行するＣＭＰ工程のグローバ
ルな平坦化を実現しようとする傾向によって促進され
る。それは、残存する誘電体材料２６の上表面は理論的
には窒化物層１４の上表面と一致するべきであるが、実
際には窒化物層１４の上表面よりもわずかに低くなるこ
とがあるかもしれない。しかしそれは全く許容できるこ
とであり、それは図４に破線３３で示されている。
いプロセスチェンバー中に設置されて、パターンニング
を行わないプラズマエッチングを施すことによって、窒
化物層１４の上表面よりも高く垂直に堆積した誘電体層
２６材料の残存部分が除去される。このプラズマエッチ
工程の完了時点で、デバイスは図４に示されるように見
えよう。ここで、誘電体層２６の唯一残存材料は、トレ
ンチ２２中に堆積したそれの部分である。窒化物層１４
からの誘電体材料２６除去の均一性は、プラズマエッチ
工程を開始する前に窒化物層上に残される誘電体材料の
厚さの変動を最小化する先行するＣＭＰ工程のグローバ
ルな平坦化を実現しようとする傾向によって促進され
る。それは、残存する誘電体材料２６の上表面は理論的
には窒化物層１４の上表面と一致するべきであるが、実
際には窒化物層１４の上表面よりもわずかに低くなるこ
とがあるかもしれない。しかしそれは全く許容できるこ
とであり、それは図４に破線３３で示されている。
【００１８】誘電体層２６に対して用いられるプラズマ
エッチは標準的な酸化物エッチであり、例えば、四フッ
化炭素（ＣＦ4）のようなフッ素を含む炭化水素を使用
するものである。プラズマエッチの条件は既知のように
決定することができる。これに関しては、プラズマエッ
チは固定時間エッチでよく、その時間長はＣＭＰ工程後
に窒化物層１４上に残ることが期待される誘電体材料の
最大厚さに依存するであろう。開示方法では、プラズマ
エッチは固定時間エッチであり、その時間長は、特定の
環境、例えば特別なウエハ設計、誘電体層の厚さ、およ
びＣＭＰ工程の時間を基に予め定められる。あるいは、
窒化物層上に残存する酸化物層の厚さをＣＭＰ工程終了
後に測定して、エッチングストップのための時間長を選
択するために用いることもできる。
エッチは標準的な酸化物エッチであり、例えば、四フッ
化炭素（ＣＦ4）のようなフッ素を含む炭化水素を使用
するものである。プラズマエッチの条件は既知のように
決定することができる。これに関しては、プラズマエッ
チは固定時間エッチでよく、その時間長はＣＭＰ工程後
に窒化物層１４上に残ることが期待される誘電体材料の
最大厚さに依存するであろう。開示方法では、プラズマ
エッチは固定時間エッチであり、その時間長は、特定の
環境、例えば特別なウエハ設計、誘電体層の厚さ、およ
びＣＭＰ工程の時間を基に予め定められる。あるいは、
窒化物層上に残存する酸化物層の厚さをＣＭＰ工程終了
後に測定して、エッチングストップのための時間長を選
択するために用いることもできる。
【００１９】更に別の代替例として、過大なオーバーエ
ッチを避けるために、プラズマエッチを終端指定エッチ
とすることもできる。更に詳細には、既知のように、プ
ラズマエッチからのエッチ生成物をスペクトル分析し
て、酸化物除去の速度が充分増大して、誘電体層２６の
酸化物材料のすべてが窒化物層１４の上表面から除去さ
れてしまったことを示す時点を決定することができよ
う。
ッチを避けるために、プラズマエッチを終端指定エッチ
とすることもできる。更に詳細には、既知のように、プ
ラズマエッチからのエッチ生成物をスペクトル分析し
て、酸化物除去の速度が充分増大して、誘電体層２６の
酸化物材料のすべてが窒化物層１４の上表面から除去さ
れてしまったことを示す時点を決定することができよ
う。
【００２０】プラズマエッチの後、既知のエッチ後の洗
浄工程が実行されよう。当然の順序として、ブロッキン
グ層１３および１４の残存材料を除去するが、誘電体材
料２６の残存部分は除去しない目的で、更なる選択的エ
ッチが実行される。これにより、シリコン基板１２の表
面部分３６および３７が露出される（図４）。これはそ
の中に半導体部品が作製されるであろうシリコン材料の
能動領域を表す。それらの能動領域はそれぞれモートあ
るいはメサと、二者択一的に呼ばれよう。酸化物材料２
４および２５と、トレンチ２２は対応する能動領域中で
部品間の電気的分離を提供する。能動領域３６および３
７の１つは、あるいはダミーの能動領域とすることがで
きる。それは能動領域と同一であるが、但し後でその中
に部品が作製されることはない。ダミーの能動領域は、
上で述べたＣＭＰおよびプラズマエッチを使用する誘電
体材料２６の平坦化の間に、均一性を保証することを助
ける。
浄工程が実行されよう。当然の順序として、ブロッキン
グ層１３および１４の残存材料を除去するが、誘電体材
料２６の残存部分は除去しない目的で、更なる選択的エ
ッチが実行される。これにより、シリコン基板１２の表
面部分３６および３７が露出される（図４）。これはそ
の中に半導体部品が作製されるであろうシリコン材料の
能動領域を表す。それらの能動領域はそれぞれモートあ
るいはメサと、二者択一的に呼ばれよう。酸化物材料２
４および２５と、トレンチ２２は対応する能動領域中で
部品間の電気的分離を提供する。能動領域３６および３
７の１つは、あるいはダミーの能動領域とすることがで
きる。それは能動領域と同一であるが、但し後でその中
に部品が作製されることはない。ダミーの能動領域は、
上で述べたＣＭＰおよびプラズマエッチを使用する誘電
体材料２６の平坦化の間に、均一性を保証することを助
ける。
【００２１】ＣＭＰ工程の後で、誘電体層２６に対して
プラズマエッチを用いる代わりに、例えばデバイスをフ
ッ化水素（ＨＦ）溶液中に浸すことによって、湿式エッ
チを使用して誘電体エッチ工程を実行することもでき
る。その場合、エッチ溶液にはエッチ速度を緩和するた
めにバッファのようなその他の成分をオプションとして
含めることもできよう。これは標準的な酸化物エッチで
あり、その条件は、既知のように、ＣＭＰ工程の後で窒
化物層から除去すべき誘電体材料の厚さ等の因子に基づ
いて決定されよう。
プラズマエッチを用いる代わりに、例えばデバイスをフ
ッ化水素（ＨＦ）溶液中に浸すことによって、湿式エッ
チを使用して誘電体エッチ工程を実行することもでき
る。その場合、エッチ溶液にはエッチ速度を緩和するた
めにバッファのようなその他の成分をオプションとして
含めることもできよう。これは標準的な酸化物エッチで
あり、その条件は、既知のように、ＣＭＰ工程の後で窒
化物層から除去すべき誘電体材料の厚さ等の因子に基づ
いて決定されよう。
【００２２】プラズマエッチまたは湿式エッチの代わり
に、エッチング工程用の別の代替技術は気相エッチであ
ろう。それは例えば、フッ化水素（ＨＦ）蒸気を使用す
るもので、オプションとして水蒸気を混ぜることができ
る。これもまた標準的な酸化物エッチであり、それに関
する特別な条件は、ＣＭＰ工程に続いて、窒化物層から
除去すべき誘電体層材料の厚さ等の因子に基づいて既知
のように決定されよう。それは固定時間エッチ、あるい
は終端指定エッチでよい。
に、エッチング工程用の別の代替技術は気相エッチであ
ろう。それは例えば、フッ化水素（ＨＦ）蒸気を使用す
るもので、オプションとして水蒸気を混ぜることができ
る。これもまた標準的な酸化物エッチであり、それに関
する特別な条件は、ＣＭＰ工程に続いて、窒化物層から
除去すべき誘電体層材料の厚さ等の因子に基づいて既知
のように決定されよう。それは固定時間エッチ、あるい
は終端指定エッチでよい。
【００２３】本発明は数多くの技術的特徴を提供する。
そのような技術的特徴の１つは、誘電体層が既知の方法
と比べてより均一に窒化物ブロッキング層から除去され
ることであり、また詳細にはデバイスの幅広い能動領域
と狭い能動領域のどちらからも比較的均一に除去される
ことである。関連する技術的特徴は、ＣＭＰ工程の前に
逆パターンのエッチを使用する既知の方法よりもより均
一に誘電体が除去されて、しかもパターンニングエッチ
に必要とされるいくつかのプロセス工程を回避すること
ができることである。これにより、半導体デバイスを製
造するために必要とされる労力およびコストが削減され
る。
そのような技術的特徴の１つは、誘電体層が既知の方法
と比べてより均一に窒化物ブロッキング層から除去され
ることであり、また詳細にはデバイスの幅広い能動領域
と狭い能動領域のどちらからも比較的均一に除去される
ことである。関連する技術的特徴は、ＣＭＰ工程の前に
逆パターンのエッチを使用する既知の方法よりもより均
一に誘電体が除去されて、しかもパターンニングエッチ
に必要とされるいくつかのプロセス工程を回避すること
ができることである。これにより、半導体デバイスを製
造するために必要とされる労力およびコストが削減され
る。
【００２４】以上のように、本発明に従う方法のいくつ
かの実施例について説明してきたが、本発明のスコープ
から逸脱することなく、その他の修正、置換、および変
更が為し得ることは理解されよう。例えば、本方法はシ
ャロウ・トレンチ分離（ＳＴＩ）を使用したバルクシリ
コン基板という特定の状況において開示されているが、
他の技術、例えばＳＯＩ（絶縁体上の半導体）基板中の
メサ分離等にも同様に適用できることを理解されよう。
同様に、以上の開示は、特定の適したエッチング技術、
例えばプラズマエッチ、湿式エッチ、あるいは気相エッ
チについて述べているが、本発明を実施するために使用
するものとしてその他のエッチング技術が適しているこ
ともあり得る。
かの実施例について説明してきたが、本発明のスコープ
から逸脱することなく、その他の修正、置換、および変
更が為し得ることは理解されよう。例えば、本方法はシ
ャロウ・トレンチ分離（ＳＴＩ）を使用したバルクシリ
コン基板という特定の状況において開示されているが、
他の技術、例えばＳＯＩ（絶縁体上の半導体）基板中の
メサ分離等にも同様に適用できることを理解されよう。
同様に、以上の開示は、特定の適したエッチング技術、
例えばプラズマエッチ、湿式エッチ、あるいは気相エッ
チについて述べているが、本発明を実施するために使用
するものとしてその他のエッチング技術が適しているこ
ともあり得る。
【００２５】更なる例として、本発明は、ＣＭＰ工程が
窒化物層のいくつかの部分から誘電体層を完全に除去す
るように認識しているが、本発明が、少量の誘電体材料
が窒化物層上の至る所に残存するような形でＣＭＰ工程
が実施される場合も包含することを理解されよう。更に
別の例として、本出願は特定の適した材料の使用を開示
しているが、本発明と一緒に使用するのに適した材料が
その他にも存在し得ることを理解されよう。更にまた、
図面に示した半導体デバイスの特定の構造的特徴は一例
として示したものであり、本発明は多数のその他の半導
体デバイス構造と互換性を有することを理解されよう。
その他の修正、置換、および変更もまた、本発明の特許
請求の範囲に定義される本発明の精神およびスコープか
ら逸脱することなく可能である。
窒化物層のいくつかの部分から誘電体層を完全に除去す
るように認識しているが、本発明が、少量の誘電体材料
が窒化物層上の至る所に残存するような形でＣＭＰ工程
が実施される場合も包含することを理解されよう。更に
別の例として、本出願は特定の適した材料の使用を開示
しているが、本発明と一緒に使用するのに適した材料が
その他にも存在し得ることを理解されよう。更にまた、
図面に示した半導体デバイスの特定の構造的特徴は一例
として示したものであり、本発明は多数のその他の半導
体デバイス構造と互換性を有することを理解されよう。
その他の修正、置換、および変更もまた、本発明の特許
請求の範囲に定義される本発明の精神およびスコープか
ら逸脱することなく可能である。
【図１】本発明に従って、エッチングによってトレンチ
を形成された段階の集積回路の部分断面図。
を形成された段階の集積回路の部分断面図。
【図２】本発明に従って、トレンチ中に誘電体を堆積し
た段階の集積回路の部分断面図。
た段階の集積回路の部分断面図。
【図３】本発明に従って、化学的・機械的研磨によって
表面上の誘電体材料を除去した段階の集積回路の部分断
面図。
表面上の誘電体材料を除去した段階の集積回路の部分断
面図。
【図４】本発明に従って、プラズマエッチによって残存
する誘電体層を除去した段階の集積回路の部分断面図。
する誘電体層を除去した段階の集積回路の部分断面図。
１２ 半導体基板 １３ パッド酸化物層 １４ 窒化物層 １８ フォトレジスト １９ 開口 ２２ トレンチ ２４ 酸化物層 ２６ 誘電体層 ３６，３７ 能動領域
Claims (11)
- 【請求項１】 基板中に分離構造を形成するための方法
であって、 基板を供給する工程、 前記基板を覆ってブロッキング層を堆積する工程、 前記ブロッキング層および前記基板の、分離領域にある
部分を除去する工程、 前記ブロッキング層および前記分離領域を覆って誘電体
層を堆積する工程、 前記誘電体層を化学的・機械的に研磨して、前記ブロッ
キング層の上表面上に堆積した誘電体層の部分を除去す
る工程、およびその後に、前記誘電体層をエッチングし
て、前記ブロッキング層の上表面上に堆積した誘電体層
の残存部分を除去する工程、を含む方法。 - 【請求項２】 請求項第１項記載の方法であって、ここ
において、前記エッチング工程がパターンニングを行わ
ないエッチング工程である方法。 - 【請求項３】 請求項第１項記載の方法であって、ここ
において、前記エッチング工程が固定時間だけ実行され
る方法。 - 【請求項４】 請求項第１項記載の方法であって、ここ
において、前記エッチング工程が終端指定される方法。 - 【請求項５】 請求項第１項記載の方法であって、ここ
において、前記エッチング工程がプラズマエッチを含ん
でいる方法。 - 【請求項６】 請求項第５項記載の方法であって、ここ
において、前記誘電体層が酸化物であり、前記プラズマ
エッチがフッ素を含む炭化水素を含むプラズマを使用し
て実行される方法。 - 【請求項７】 請求項第５項記載の方法であって、ここ
において、前記プラズマエッチが終端指定のものであ
り、前記プラズマエッチがプラズマエッチをスペクトル
的に監視する工程を含んでいる方法。 - 【請求項８】 請求項第１項記載の方法であって、ここ
において、前記エッチング工程が湿式エッチを含んでい
る方法。 - 【請求項９】 請求項第８項記載の方法であって、ここ
において、前記誘電体層が酸化物であり、前記湿式エッ
チがフッ化水素溶液を使用して実行される方法。 - 【請求項１０】 請求項第１項記載の方法であって、こ
こにおいて、前記エッチング工程が気相エッチを含んで
いる方法。 - 【請求項１１】 請求項第１０項記載の方法であって、
ここにおいて、前記誘電体層が酸化物であり、前記エッ
チング工程がフッ化水素を含む蒸気を使用して実行され
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US080345 | 1993-06-18 | ||
| US8034598P | 1998-04-01 | 1998-04-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340317A true JPH11340317A (ja) | 1999-12-10 |
Family
ID=22156798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11130429A Pending JPH11340317A (ja) | 1998-04-01 | 1999-04-01 | 分離構造形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6214699B1 (ja) |
| JP (1) | JPH11340317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256100B2 (en) | 2001-08-16 | 2007-08-14 | Oki Electric Industry Co., Ltd. | Manufacturing method of semiconductor device having trench type element isolation |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362074B2 (en) * | 1998-12-29 | 2002-03-26 | Intel Corporation | Integrated circuit processing with improved gate electrode fabrication |
| US6204149B1 (en) * | 1999-05-26 | 2001-03-20 | Micron Technology, Inc. | Methods of forming polished material and methods of forming isolation regions |
| US6348395B1 (en) | 2000-06-07 | 2002-02-19 | International Business Machines Corporation | Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow |
| US6576957B2 (en) * | 2000-12-31 | 2003-06-10 | Texas Instruments Incorporated | Etch-stopped SOI back-gate contact |
| US6806151B2 (en) * | 2001-12-14 | 2004-10-19 | Texas Instruments Incorporated | Methods and apparatus for inducing stress in a semiconductor device |
| US7226834B2 (en) | 2004-04-19 | 2007-06-05 | Texas Instruments Incorporated | PMD liner nitride films and fabrication methods for improved NMOS performance |
| US7217626B2 (en) * | 2004-07-26 | 2007-05-15 | Texas Instruments Incorporated | Transistor fabrication methods using dual sidewall spacers |
| US7012028B2 (en) * | 2004-07-26 | 2006-03-14 | Texas Instruments Incorporated | Transistor fabrication methods using reduced width sidewall spacers |
| DE102004046174B4 (de) * | 2004-09-23 | 2008-12-11 | Texas Instruments Deutschland Gmbh | Integrierter BiCMOS-Halbleiterschaltkreis |
| US7129127B2 (en) * | 2004-09-24 | 2006-10-31 | Texas Instruments Incorporated | Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation |
| US7172936B2 (en) * | 2004-09-24 | 2007-02-06 | Texas Instruments Incorporated | Method to selectively strain NMOS devices using a cap poly layer |
| US7759182B2 (en) * | 2006-11-08 | 2010-07-20 | Texas Instruments Incorporated | Dummy active area implementation |
| US8551253B2 (en) * | 2010-06-29 | 2013-10-08 | WD Media, LLC | Post polish disk cleaning process |
| US9159549B2 (en) * | 2011-05-26 | 2015-10-13 | Shindengen Electric Manufacturing Co., Ltd. | Glass composition for protecting semiconductor junction, method of manufacturing semiconductor device and semiconductor device |
| CN103748667B (zh) * | 2011-08-29 | 2016-09-14 | 新电元工业株式会社 | 半导体接合保护用玻璃复合物、半导体装置的制造方法及半导体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| JPH07193121A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体装置の製造方法 |
| TW322619B (en) * | 1997-04-15 | 1997-12-11 | Winbond Electronics Corp | The method for forming trench isolation |
| US5728621A (en) * | 1997-04-28 | 1998-03-17 | Chartered Semiconductor Manufacturing Pte Ltd | Method for shallow trench isolation |
| US5960299A (en) * | 1998-10-28 | 1999-09-28 | United Microelectronics Corp. | Method of fabricating a shallow-trench isolation structure in integrated circuit |
-
1999
- 1999-03-30 US US09/281,544 patent/US6214699B1/en not_active Expired - Lifetime
- 1999-04-01 JP JP11130429A patent/JPH11340317A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256100B2 (en) | 2001-08-16 | 2007-08-14 | Oki Electric Industry Co., Ltd. | Manufacturing method of semiconductor device having trench type element isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| US6214699B1 (en) | 2001-04-10 |
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| JP2001267410A (ja) | 半導体装置の製造方法 |
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