JPH03129854A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03129854A
JPH03129854A JP1268544A JP26854489A JPH03129854A JP H03129854 A JPH03129854 A JP H03129854A JP 1268544 A JP1268544 A JP 1268544A JP 26854489 A JP26854489 A JP 26854489A JP H03129854 A JPH03129854 A JP H03129854A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は集積回路における個々の素子間を絶縁分離す
る半導体装置の製造方法に関する。
（従来の技術） 集積量・路における個々の素子間を絶縁分離するものに
はＬＯＣＯＳ法で行われるフィールド酸化膜が知られて
いるが、このほかに台基板と台基板上の絶縁層を介して
接着された半導体基板上に前記絶縁層に達する溝（トレ
ンチ）が設けられ、この溝内壁が酸化された隙間の溝に
誘電体を埋め込む、特公昭５９−１８１８１４号公報も
しくは特開昭６１−５９８５２号公報に記載されている
ような酸化膜接着ウェハとトレンチを組み合わせた完全
誘電体分離構造が用いられることがある。
このような素子分離技術にはトレンチのコーナー丸めの
技術が不可欠である。というのは、トレンチのコーナー
に丸みがないと、製造工程途中で台基板上の絶縁層と半
導体基板、例えば５ｉ０２とＳｉとの膨脹係数の違いに
より、酸化成長工程でトレンチのコーナーに応力集中が
起こる。その結果、応力に比例してシリコン結晶の転位
密度が高くなり、このトレンチのコーナーに結晶欠陥が
発生する恐れがあるからである。
ここで、トレンチのコーナー丸めに関する従来例として
、１９８８年１０月の応用物理学会で発表されたＰ　Ｏ
Ｓ　Ｔ　（Ｐ　ｅｒｆ’ｅｃｔ　　Ｏｘｉｄａｔｉｏｎ
Ｓ　ｈａｌｌｏｗ　　Ｔ　ｒｅｎｃｈ　）のコーナー丸
め方法を第４図（ａ）ないしくｄ）に示す断面図を参照
して説明する。
まず、第４図（ａ）に示すように、シリコン半導体基板
ｌｌ上に酸化膜１２、窒化膜１３、酸化膜Ｉ４を順次形
成した後、所定形状にパターニングし、これをマスクと
してＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉ　ｏｎＥ　ｔｃ
ｈｉｎｇ）等により基板１１にトレンチ１５を形成する
。
次に、第４図（ｂ）に示すように、希ＩＦ溶液により、
マスクとして用いた酸化膜１２及び１４を数１００人エ
ツチングし、トレンチＩ５におけるシリコン半導体基板
１１のコーナー１６を露出させる。
次に、第４図（ｃ）に示すように、酸化膜１２をマスク
にしてＣＤ　Ｅ　（Ｃｈｅｍｉｃａｌ　Ｄ　ｒｙ　　Ｅ
　ｔｅｈｉｎｇ）法、例えばＣＦ４　＋０□雰囲気中の
プラズマエツチングにより、基板１１のコーナー１６を
除去する。
次に、第４図（ｄ）に示すように、前記酸化膜１２、窒
化膜１３、酸化膜１４を除去し、トレンチ１５の側壁を
含む全面を酸化して酸化膜１７を形成し、コーナー１Ｂ
を丸める。
このようなコーナー丸めの方法において、コーナーの丸
め状態を制御する主要なパラメータが前記第４図（ｂ）
の工程の希ＨＦによるマスク材、すなわち酸化膜１２（
ＳｉＯｚ）の後退量と、その後の前記第４図（Ｃ）の工
程のＣＤＨによるコーナー１Ｂ（Ｓｉ）のエツチング量
である。この場合、マスク材の後退が５００人程０、Ｃ
ＤＥのエツチングが１０００人程度０条件でコーナー丸
めが行われている。
ところで、上記完全誘電体分離構造には台基板上の絶縁
層を介して積層された半導体基板上に前記絶縁層に達す
るトレンチが設けられており、このトレンチの内壁を酸
化する場合、絶縁層つまり酸化膜と密着される半導体基
板のコーナ一部分が上部と底部に存在する。このため、
上部コーナーと底部コーナーに、前記丸め状態を制御す
るパラメータが大きく依存してくる。
しかし、上述の方法により、マスク材の後退が５００人
程０、ＣＤＨのエツチングが１０００人程度０条件を用
いて所望の完全誘電体分離構造を構成しようとしても、
上部コーナーはともかく底部コーナーに対しては丸みを
つけにくい。この結果、トレンチの底部コーナーに応力
集中が起こり、シリコン結晶の転位密度が高くなること
により、このトレンチの底部コーナーに結晶欠陥が発生
する。
（発明が解決しようとする課題） このように従来のトレンチの丸め箇所が上部コーナーの
みであった製造方法を、トレンチの丸め箇所が上部コー
ナーと底部コーナーに存在する素子分離に応用しようと
すると、特に底部コーナーが丸め難く、基板に結晶欠陥
が発生しやすいという欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、コーナーにおける結晶欠陥の発生を
抑制し、信頼性の高い半導体装置の製造方法を提供する
ことにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は第１の半導体基板の
表面上に第１の絶縁層を介して第２の半導体基板を接着
する工程と、前記第２の半導体基板の表面上に第２の絶
縁層を形成する工程と、前記第２の絶縁層をパターニン
グして開口部を有するマスクを形成する工程と、前記マ
スクを用いて前記第２の半導体基板をエツチングし、前
記第１の絶縁層に達する溝部を形成する工程と、前記第
２の絶縁層からなるマスクをエツチングして前記開口部
の形状を大きくすると共に前記溝部から露出している前
記第１の絶縁層を同時にエツチングし、前記溝部に接す
る前記第２の半導体基板の上部及び底部の角部を露出さ
せる工程と、等方性エツチング技術により前記第２の半
導体基板の上部及び底部の角部をエツチングして弧状の
窪みを両角部に形成する工程と、熱酸化法により、前記
溝部から露出している前記第２の半導体基板表面を酸化
して溝部の内壁部に前記第１の絶縁層と接する第３の絶
縁層を形成し、前記第２の半導体基板を前記溝部によっ
て絶縁分離する工程とから構成され、前記第２の絶縁層
からなるマスクをエツチングして前記開口部の形状を大
きくする際のエツチング量および前記第２の半導体基板
の上部及び底部の角部をエツチングする際のエツチング
量を所定のエツチング量に定める。
（作用） この発明ではコーナー丸めを制御する主要なパラメータ
に着目し、そのパラメータをある範囲に決定することに
より上部コーナー、底部コーナー共に適度な丸みをつけ
、その部分に結晶欠陥が発生するのを防ぐ。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図（ａ）ないしくｆ）はこの発明に係る半導体装置
の製造方法を工程順に示した断面図である。まず第１図
（ａ）に示すように、シリコン台基板１上に熱酸化法等
により絶縁膜２を１．５μｍ程度形成し、さらにその上
に２０μｍ程度のシリコン基板３を接着する。その後、
シリコン基板３上に熱酸化法等により形成した酸化膜４
を所定形状にパターニングし、これをマスクとしてＲＩ
　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉ　ｏｎ　　Ｅｔｃｈｉｎ
ｇ）技術により幅２μｍ程度、深さ２０μｍ程度のトレ
ンチ５を基板３を介して絶縁膜２に達するように形成す
る。
次に、第１図（ｂ）に示すように、希ＨＦ溶液に浸し、
マスクとして用いた酸化膜４をエツチング後退させる。
すると、シリコン酸化膜である絶縁膜２も同時にエツチ
ングされ、シリコン基板３の上部及び底部コーナー６．
７が露出する。
次に、第１図（Ｃ）に示すように、ＣＤＥ（Ｃｈｃｍｉ
ｃａｌ　Ｄ　ｒｙ　　Ｅ　ｔｃｈｉｎｇ）技術によりシ
リコンを等方的にエツチングしてシリコン基板３の露出
しているコーナー６．７を除去する。
次に、第１図（ｄ）に示すように、１０５０℃の酸化雰
囲気中で１５０分間熱酸化処理し、トレンチ５の側壁に
８０００人程度０側酸化膜８を形成する。これによりコ
ーナー６及び７が丸められる。
次に、第１図（ｅ）に示すように、減圧ＣＶＤ法により
、多結晶シリコン層９を１．８μｍ程度堆積することに
より、トレンチ５の内部が多結晶シリコン層９で埋め込
まれる。　次に、第１図（ｆ）に示すように、トレンチ
５内部の多結晶シリ、コン層９を残すようにＣＤＥ技術
を用いて表面上をエッチバックする。その後、１０５０
℃の酸化雰囲気中で１５０分間熱酸化処理し、多結晶シ
リコン層９の上部に酸化膜１０を堆積させる。これによ
り、絶縁分離されたそれぞれの素子領域１１か形成され
る。
上記実施例方法によれば、上述したコーナー丸め状態を
制御する主要なパラメータ、すなわち、ここでは第１図
（ｂ）の工程の希ＨＦによって酸化膜４を後退させると
きのマスク後退量、及び、第１図（ｃ）の工程のＣＤＨ
によるコーナー６．７の丸め量にこの発明の半導体装置
の信頼性が大きく依存している。つまり、第２図のマス
ク後退量−丸め量関係図で示すように制酸化膜を上記実
施例と同様に８０００人形成するものとして、マスク後
退量をＸ、丸め量をＹとするならば、大略Ｘ〉３０００
人かつ７２２０００人の領域で欠陥が発生しないことが
判断できる。それ以外の領域では第３図で示すように、
上記第１図（ｄ）の工程と同様にしてトレンチ５の側壁
に８０００人程度の制酸化膜８を形成すると、底部のコ
ーナー７が丸められず、そこに結晶欠陥部１２ができる
ことが多い。この結果、半導体装置の信頼性の低下につ
ながる。
従って、トレンチのコーナーを丸めるには上記マスク後
退量及び丸め量が主要なパラメータとなり、上述した条
件を無視することはできない。
［発明の効果］ 以上説明したようにこの発明によれば、コーナーにおけ
る結晶欠陥の発生を抑制し、信頼性の高い半導体装置の
製造方法を提供することができる。
【図面の簡単な説明】
第１図（ａ）ないしくｆ）はこの発明の一実施例方法の
主要な工程を示す断面図、第２図はこの発明に係るマス
ク後退量−丸め量関係曲線、第３図はトレンチのコーナ
ー丸めの不良によって発生する結晶欠陥を説明するため
の断面図、第４図（ａ）ないしくｄ）はそれぞれ従来の
トレンチのコナー丸め方法の主要な工程を順次示す断面
図である。 １・・・シリコン台基板、２・・・絶縁膜、３・・・シ
リコン基板、４．１０・・・酸化膜、５・・・トレンチ
、６．７・・・コーナー　８・・・制酸化膜、９・・・
多結晶シリコン層、１１・・・素子領域。

Claims (2)

    【特許請求の範囲】
  1. （１）第１の半導体基板の表面上に第１の絶縁層を介し
    て第２の半導体基板を接着する工程と、前記第２の半導
    体基板の表面上に第２の絶縁層を形成する工程と、 前記第２の絶縁層をパターニングして開口部を有するマ
    スクを形成する工程と、 前記マスクを用いて前記第２の半導体基板をエッチング
    し、前記第１の絶縁層に達する溝部を形成する工程と、 前記第２の絶縁層からなるマスクをエッチングして前記
    開口部の形状を大きくすると共に前記溝部から露出して
    いる前記第１の絶縁層を同時にエッチングし、前記溝部
    に接する前記第２の半導体基板の上部及び底部の角部を
    露出させる工程と、等方性エッチング技術により前記第
    ２の半導体基板の上部及び底部の角部をエッチングして
    弧状の窪みを両角部に形成する工程と、 熱酸化法により、前記溝部から露出している前記第２の
    半導体基板表面を酸化して溝部の内壁部に前記第１の絶
    縁層と接する第３の絶縁層を形成し、前記第２の半導体
    基板を前記溝部によって絶縁分離する工程と を具備したことを特徴とする半導体装置の製造方法。
  2. （２）前記第２の絶縁層からなるマスクをエッチングし
    て前記開口部の形状を大きくする際のエッチング量が３
    ０００Åよりも大きく、かつ前記第２の半導体基板の上
    部及び底部の角部をエッチングする際のエッチング量が
    ２０００Å前後である請求項１記載の半導体装置の製造
    方法。
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US07/596,294 US5084408A (en) 1989-10-16 1990-10-15 Method of making complete dielectric isolation structure in semiconductor integrated circuit
DE69033595T DE69033595T2 (de) 1989-10-16 1990-10-16 Verfahren zur Herstellung einer Isolationsstruktur für eine vollständige dielektrische Isolation für halbleiterintegrierte Schaltung
EP90119835A EP0423722B1 (en) 1989-10-16 1990-10-16 Method of making complete dielectric isolation structure in semiconductor integrated circuit
KR1019900016413A KR930010986B1 (ko) 1989-10-16 1990-10-16 반도체장치의 제조방법

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216230A (ja) * 1992-12-16 1994-08-05 Internatl Business Mach Corp <Ibm> Ｓｏｉウエハ上のトレンチ構造及び製造方法
US5480832A (en) * 1991-10-14 1996-01-02 Nippondenso Co., Ltd. Method for fabrication of semiconductor device
US5854120A (en) * 1995-12-18 1998-12-29 Fuji Electric Co. Semiconductor device manufacturing method
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
US6738539B2 (en) 2001-10-03 2004-05-18 Continuum Photonics Beam-steering optical switching apparatus
JP2014103413A (ja) * 2014-02-03 2014-06-05 Hitachi Power Semiconductor Device Ltd 半導体装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006714B1 (ko) * 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
US5561073A (en) * 1992-03-13 1996-10-01 Jerome; Rick C. Method of fabricating an isolation trench for analog bipolar devices in harsh environments
DE69332407T2 (de) * 1992-06-17 2003-06-18 Harris Corp Herstellung von Halbleiteranordnungen auf SOI substraten
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
DE59405680D1 (de) * 1993-06-23 1998-05-20 Siemens Ag Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
DE4407992A1 (de) * 1994-03-10 1995-05-04 Bosch Gmbh Robert Verfahren zur Bearbeitung von Siliziumwafern
US5478758A (en) * 1994-06-03 1995-12-26 At&T Corp. Method of making a getterer for multi-layer wafers
US5750432A (en) * 1995-06-07 1998-05-12 Harris Corporation Defect control in formation of dielectrically isolated semiconductor device regions
US5904543A (en) * 1996-03-28 1999-05-18 Advanced Micro Devices, Inc Method for formation of offset trench isolation by the use of disposable spacer and trench oxidation
US5861104A (en) * 1996-03-28 1999-01-19 Advanced Micro Devices Trench isolation with rounded top and bottom corners and edges
US5933746A (en) 1996-04-23 1999-08-03 Harris Corporation Process of forming trench isolation device
TW388100B (en) 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
US6121552A (en) * 1997-06-13 2000-09-19 The Regents Of The University Of Caliofornia Microfabricated high aspect ratio device with an electrical isolation trench
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
US5929508A (en) * 1998-05-21 1999-07-27 Harris Corp Defect gettering by induced stress
US6291875B1 (en) 1998-06-24 2001-09-18 Analog Devices Imi, Inc. Microfabricated structures with electrical isolation and interconnections
US6518145B1 (en) 1998-08-06 2003-02-11 International Business Machines Corporation Methods to control the threshold voltage of a deep trench corner device
US6433401B1 (en) 1999-04-06 2002-08-13 Analog Devices Imi, Inc. Microfabricated structures with trench-isolation using bonded-substrates and cavities
US6703679B1 (en) 1999-08-31 2004-03-09 Analog Devices, Imi, Inc. Low-resistivity microelectromechanical structures with co-fabricated integrated circuit
JP2001319968A (ja) * 2000-05-10 2001-11-16 Nec Corp 半導体装置の製造方法
US6521510B1 (en) * 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
US20030048036A1 (en) * 2001-08-31 2003-03-13 Lemkin Mark Alan MEMS comb-finger actuator
DE102004017073B4 (de) * 2004-04-07 2012-04-19 X-Fab Semiconductor Foundries Ag Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten
US7129149B1 (en) 2004-06-07 2006-10-31 Integrated Device Technology, Inc. Method for forming shallow trench isolation structure with anti-reflective liner
US7176104B1 (en) 2004-06-08 2007-02-13 Integrated Device Technology, Inc. Method for forming shallow trench isolation structure with deep oxide region
DE102016115334B4 (de) * 2016-08-18 2023-11-09 Infineon Technologies Ag SOI-Insel in einem Leistungshalbleiterbauelement und ein Verfahren zu dessen Herstellung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3391023A (en) * 1965-03-29 1968-07-02 Fairchild Camera Instr Co Dielecteric isolation process
US3343255A (en) * 1965-06-14 1967-09-26 Westinghouse Electric Corp Structures for semiconductor integrated circuits and methods of forming them
JPS5329551B2 (ja) * 1974-08-19 1978-08-22
CA1038969A (en) * 1974-08-21 1978-09-19 Samuel Ponczak Edge contouring of semiconductor wafers
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法
US4639288A (en) * 1984-11-05 1987-01-27 Advanced Micro Devices, Inc. Process for formation of trench in integrated circuit structure using isotropic and anisotropic etching
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
GB2200794A (en) * 1986-11-19 1988-08-10 Plessey Co Plc Semiconductor device manufacture
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法
JP2635607B2 (ja) * 1987-08-28 1997-07-30 株式会社東芝 半導体装置の製造方法
JPH01179342A (ja) * 1988-01-05 1989-07-17 Toshiba Corp 複合半導体結晶体

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480832A (en) * 1991-10-14 1996-01-02 Nippondenso Co., Ltd. Method for fabrication of semiconductor device
JPH06216230A (ja) * 1992-12-16 1994-08-05 Internatl Business Mach Corp <Ibm> Ｓｏｉウエハ上のトレンチ構造及び製造方法
US5854120A (en) * 1995-12-18 1998-12-29 Fuji Electric Co. Semiconductor device manufacturing method
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
US6738539B2 (en) 2001-10-03 2004-05-18 Continuum Photonics Beam-steering optical switching apparatus
US6785437B2 (en) 2001-10-03 2004-08-31 Continuum Photonics, Inc. Beam-steering optical switching apparatus
JP2014103413A (ja) * 2014-02-03 2014-06-05 Hitachi Power Semiconductor Device Ltd 半導体装置

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