KR100240277B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 보다 자세하게는, 필드 산화막의 로코스 구조에서의 버즈 빅 현상 및 트렌치 구조에서의 모서리 부분의 전계 집중을 방지할 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다. 본 발명은 트렌치 구조와 로코스 구조가 병합된 필드 산화막에 액상 산화막을 이용하여 로코스의 버즈빅 부위와 트렌치의 모서리 부분에 Ar 스퍼터링 공정을 실시하여, 버즈 빅을 제거하고, 완만한 형태의 모서리를 얻으므로써, 반도체 소자의 전기적 특성이 개선된다.
Description
제1a도 내지 제1d도는 종래 방법에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 제조 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예의 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 각 제조 공정에 있어서의 반도체 장치의 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 질화막 14 : 트렌치
15 : 스페이서 16 : 필드 산화막
17b : 액상 산화막
[발명의 분야]
본 발명은 반도체 소자의 필드 산화막(field oxide) 형성방법에 관한 것으로, 보다 자세하게는, 필드 산화막의 로코스(LOCOS) 구조에서의 버즈 빅(bird's beak) 현상 및 트렌치(trench) 구조에서의 모서리 부분의 전계 집중을 방지할 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
[종래 기술]
최근 반도체 제조 기술의 발달과 메모리 소자의 응용분야가 확장되어 감에 따라, 대용량의 메모리 소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 항목중의 하나이다. 현재 반도체 소자 분리를 위해 가장 널리 알려진 기술은 소위 선택 산화법에 의한 로코스(LOCOS : local oxidation of silicon)법과 트렌치 구조로 이루어진 방법이고, 더욱 발전된 구조로서, 로코스 구조와 트렌치 구조의 병합형이 제안되었다.
여기서, 종래의 로코스 구조와 트렌치 구조의 병합형 필드 산화막의 형성방법에 대하여 설명하면, 먼저, 제1a도에 도시된 바와 같이, 반도체 기판(1), 바람직하게는 실리콘 기판 상부에 패드 산화막(2)과 질화막(3)이 순차적으로 증착된다. 이어서, 필드 산화막 예정 부위가 노출될 수 있도록 질화막(3) 상부에 감광막 패턴(10)이 형성되고, 이 감광막 패턴(10)에 의하여, 질화막(3)이 식각된다.
제1b도에 도시된 바와 같이, 감광막 패턴(10)에 의하여 패드 산화막(2) 및 반도체 기판(1)이 소정 깊이로 식각되어 트렌치(4)가 형성된다. 이어서, 식각이 이루어진 트렌치(4) 내벽에 질화막으로 이루어진 측벽 스페이서(5)가 형성된다.
제1c도에 도시된 바와 같이, 노출된 트렌치(4)가 하부 영역이 소정 시간동안 열산화되어 필드 산화막(6)이 형성된다.
그후, 제1d도에서와 같이, 트렌치(4) 내부의 질화막 스페이서(5)와 질화막(3)은 인산 용액(H3PO4)에 의하여 제거되고, 잔존하는 패드 산화막은 불산 용액(HF)에 의하여 제거되어, 필드 산화막이 형성된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같은 종래의 필드 산화막은, 여전히 필드 산화막의 양측 부위에 버즈빅(제1d도에서의 A부분)이 존재하고 있어, 반도체 소자의 누설 전류를 증가되고, 트렌치의 양측 상단의 모서리 부분(제1d도에서의 B부분)에 전계가 집중하게 되어 반도체 소자의 전기적 특성이 악화되는 문제점이 발생하였다.
따라서, 본 발명은, 상기한 종래의 문제점을 해결하기 위한 것으로, 필드 산화막의 버즈 빅 현상 및 트렌치의 모서리 부분이 완만하게 형성될 수 있도록하여, 전계 집중을 최소화할 수 있는 반도체 소자의 필드 산화막 형성방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판 상부에 패드 산화막과 질화막을 순차적으로 증착하는 단계; 질화막 상부에 필드 산화막 예정 영역이 노출되도록 감광막 패턴을 형성하고, 이것의 형태로 질화막과 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 감광막 패턴을 제거하는 단계; 상기 트렌치 내측벽에 질화막 스페이서를 형성하는 단계; 노출된 트렌치 하부를 산화하여 필드 산화막을 형성하는 단계를 포함하는 반도체 소자의 필드 산화막 형성방법에 있어서, 상기 형성된 필드 산화막 상부에 액상 산화막을 형성하는 단계; 상기 액상 산화막 양측의 질화막과 측벽 스페이서 및 패드 산화막을 제거하는 단계; 전체 구조 상부에 Ar 스퍼터링을 실시하는 단계; 및 상기 액상 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 트렌치 구조의 소자 분리막 형성시 트렌치 소자 분리막의 양측 모서리 부분을 완만하게 형성하여, 게이트 전극으로 부터의 전계 집중을 방지할 수 있어, 반도체 장치의 전기적 특성이 개선된다.
[실시예]
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 설명하기로 한다.
첨부한 도면 제2a도 내지 제2d도는 본 발명의 일실시예의 반도체 장치의 소자 분리 방법을 설명하기 위한 각 제조 공정에 있어서의 반도체 장치의 요부 단면도이다.
먼저, 제2a도에 도시된 바와 같이, 반도체 기판(11), 바람직하게는 실리콘 기판 상부에 패드 산화막(12)과 질화막(13)이 순차적으로 증착된다. 이어서, 필드 산화막 예정 부위가 노출될 수 있도록 질화막 상부에 감광막 패턴(도시되지 않음)이 형성되고, 이 감광막 패턴(10)에 의하여, 질화막(13)과 패드 산화막(12) 및 반도체 기판(11)이 소정 깊이로 식각되어 트렌치(14)가 형성된다. 이어서, 식각이 이루어진 트렌치(14) 내벽에 질화막으로 이루어진 측벽 스페이서(15)가 공지의 스페이서 형성 방식에 의하여 형성되고, 측벽 스페이서(15)가 형성됨으로써 노출된 트렌치(14) 영역 하단은 소정 시간동안 열산화되어 필드 산화막(16)이 형성된다.
제2b도에 도시된 바와 같이, 필드 산화막 상부에 액상 산화막(17)이 약 2000 내지 5000Å 두께 범위로 상온에서 형성된다. 이때, 액상 산화막(17)은 실리카(SiO2)가 포화상태로 있는 하이드로플루오실리식(hydro fluosilisic acid : H2SiF6)에 보릭 에시드(boric acid : H3BO3)가 혼합된 물질이다.
이어서, 질화막(13)과 질화막 스페이서(15)가 인산 용액에 의하여 제거된 다음, 패드 산화막(12)의 비등방성 식각 방식에 의하여 제거된 도면이 제2c도에 도시되어 있다. 이때, 질화막(13)과 질화막 스페이서(15) 및 패드 산화막(12)의 식각 공정에 의하여 액상 산화막(17)의 일부분도 식가된다.
그런 다음, 액상 산화막(17)을 보호 마스크로 하여 전체 구조물에 Ar 스퍼터링이 실시된다. 이때, Ar 스퍼터링은 -800 내지 -1500V의 전압과, 5 내지 10mTorr의 압력 조건하에서 약 50 내지 300초 동안 실시되어, 로코스 산화막의 버즈 빅 부위와 트렌치의 양측 상단 모서리 부분이 완만한 곡선 형태를 취하게 된다. 그후, 제2d도에 도시된 바와 같이, 스퍼터링공정 후, 액상 산화막(17)이 불산 용액에 의하여 제거되어, 소망하는 반도체 소자의 필드 산화막(16)이 형성된다.
[발명의 효과]
이와 같이 본 발명에 따르면, 트렌치 구조와 로코스 구조가 병합된 필드 산화막은, 로코스의 버즈빅 부위와 트렌치의 모서리 부분에 Ar 스퍼터링 공정을 실시하여, 버즈 빅을 제거함과 아울러 트렌치 모서리를 완만하게 하며, 누설 전류 및 전류 집중을 방지한다.
Claims (5)
- 반도체 기판 상부에 패드 산화막과 질화막을 순차적으로 증착하는 단계; 질화막 상부에 필드 산화막 예정 영역이 노출되도록 감광막 패턴을 형성하고, 이것의 형태로 질화막과 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 감광막 패턴을 제거하는 단계; 상기 트렌치 내측벽에 질화막 스페이서를 형성하는 단계; 노출된 트렌치 하부를 산화하여 필드 산화막을 형성하는 단계를 포함하는 반도체 소자의 필드 산화막 형성방법에 있어서, 상기 형성된 필드 산화막 상부에 액상 산화막을 형성하는 단계; 상기 액상 산화막 양측의 질화막과 측벽 스페이서 및 패드 산화막을 제거하는 단계; 전체 구조 상부에 Ar 스퍼터링을 실시하는 단계; 및 상기 액상 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제1항에 있어서, 상기 액상 산화막은 실리카가 포화상태로 되어 있는 하이드로플루오실리식에 보릭 에시드가 혼합된 물질인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제1항 또는 제2항에 있어서, 상기 액상 산화막은 상온에서 약 2000 내지 5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제1항에 있어서, 상기 Ar 스퍼터링은, -800 내지 -1500V의 전압과, 5 내지 10mTorr의 압력하에서 약 50 내지 300초동안 실시하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제1항에 있어서, 상기 액상 산화막은 불산 용액에 의하여 제거하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
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