KR100333363B1 - 반도체소자분리방법 - Google Patents
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Abstract
본 발명은 반도체 소자 분리 방법에 관한 것으로서, 실리콘기판상에 산화막을 형성한 후 상기 산화막의 상부에 제 1 질화막을 형성하는 단계, 상기 질화막의 소정 부분을 사진식각 공정으로 이방성식각하여 상기 산화막을 노출시키는 단계, 상기 노출된 산화막을 열산화하여 제 1 산화막을 형성하는 단계, 상기 구조물의 상부 전면에 제 2 질화막을 형성하여 이방성 식각한 후 상기 제 1 질화막의 측부에 측벽 스페이서를 형성하는 단계, 상기 측벽스페이서를 마스크로 하여 상기 제 1 산화막을 식각하는 단계, 상기 제 1 산화막을 열산화하여 제 2 산화막을 형성하는 단계 및 상기 제 1 질화막과 측벽 스페이서를 제거하는 단계로 이루어짐을 특징으로 한다. 이로써, 버즈 비크 및 기판과의 단차를 최소화할 수 있는 소자 분리 구조가 가능하게 되어 활성 영역을 충분히 확보할 수 있고, 이에 따른 소자의 전기적 특성 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 메모리 소자의 제조 방법중 소자의 활성영역 분리를 위한 국부 산화공정에서 발생하는 버드 비크 문제 및 평탄화 문제를 해결할 수 있는 2단계 산화에 의한 반도체 소자 분리 방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 메모리 소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로 한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리영역의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나이다.
현재 반도체 소자 분리를 위해 가장 널리 알려진 기술은 소위 선택적 산화법(LOCOS : 이하, "로코스 공정")과 이의 개량 기술등이 있다. 로코스 공정을 개략적으로 설명하면 패드 산화막, 실리콘 질화막 및 기타 막을 마스크로 사용하여 실리콘기판을 선택적으로 산화시켜 비활성 영역인 필드산화막을 형성시키는 기술이다. 여기서 비활성 영역에 대한 활성 영역은 필드산화막 간의, 이를테면 소망의 반도체 소자 형성 영역을 의미하고, 각각의 소자는 분리된 영역을 경계로 전기적으로 분리된다.
소자 분리라는 중대한 목적하에 이미 확립된 로코스 공정에 대해 제1도를 참조하여 설명하면 다음과 같다.
제 1 도는 종래의 로코스 공정에 의한 소자 분리 구조를 보인 공정단면도이다.
제 1 도(가)에 도시된 바와 같이, 실리콘기판(10)상에 산화막(11)을 형성하고, 산화막(11)의 상부에 질화막(12)을 형성한 후, 통상의 사진 식각 공정을 실시하여 소자 분리 영역 또는 비활성 영역을 정의하기 위한 개구부를 형성하였다. 이때 식각되는 층은 질화막(12)이다. 그런다음, 제 1 도(나)에 도시된 바와 같이 상기 산화막(11)을 열산화 공정에 의해 선택적으로 산화시킴으로써 필드산화막을 형성하고, 제 1 도(다)에 도시된 바와 같은 질화막(12)을 제거하여 주었다.
그러나, 상기한 바와 같은 종래 로코스 기술에 의한 소자 분리 방법은 다음과 같은 문제점을 안고 있다.
종래의 보편적인 로코스 공정은 상기한 바와 같이 열산화 공정이 진행되면서 형성되는 필드산화막이 상기 질화막(12)의 하부로 침투하면서 버즈 비크(bird's beak)를 발생하는 문제가 있고, 또 상기와 같은 버즈 비크의 발생과 열산화 공정을 위한 고온처리로 주입된 이온층의 이온들이 활성화됨과 아울러 기판내로 확산을 일으키게 되어 필드산화막, 즉 소자 분리 영역과 기판 실리콘과의 경계면에서 불순물 농도를 높게 유지시킬 수 없다는 문제가 지적되었으며, 더우기 로코스 공정에 따라 실리콘기판에 기계적인 스트레스가 가해지는 문제가 지적되었다.
따라서 비교적 저밀도 집적회로 형성시 상기 기술은 만족스럽게 적용되겠지만 점차 고집적화 되는 반도체 장치의 제조 경향에 따라서 협소한 면적에 소자를 형성해야 되는데, 이는 소자 분리 영역간 활성 영역의 축소를 의미한다. 결과적으로, 협소해진 활성 영역으로의 버즈 비크 침식은 소망하는 반도체 장치를 제조하는 것이 어려울 뿐만 아니라, 채널저지 이온의 공정중 확산에 의해 소자의 전기적 특성이 악화된다.
이러한 많은 문제점을 안고 있는 종래의 로코스법은 16 M 급 이상의 고집적화된 반도체 장치에의 적용에는 한계가 있으므로, 최근들어 이를 대채할 만한 기술로서 PBLOCOS( Poly Buffered Local Oxidation of Silicon) 방법이 사용되고 있다. 그러나, 상기 방법 또한 공정 실시 후 발생되는 폴리 보이드(poly void)문제점과, 평탄화 문제는 여전히 남아 있게 된다.
본 발명은 상기와 같은 로코스 기술이 가지는 제반 문제점을 해결하기 위하여 창안된 것으로, 향후 64 M 급 이상의 고집적 소자에 적합하도록 버즈 비크의 길이를 감소시키고 소자에의 결함 및 활성영역과 비활성 영역간의 단차를 최소화할 수 있는 반도체 소자 분리 방법을 개발하게 되었다.
따라서, 본 발명의 목적은 반도체 소자 분리를 위한 열산화 공정시 발생하는 버즈 비크의 길이를 감소시키면서 필드산화막과 실리콘기판과의 단차를 완화시킬 수 있는 2단계 산화에 의한 반도체 소자 분리 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자 분리 방법은 실리콘기판상에 산화막을 형성한 후 상기 산화막의 상부에 제 1 질화막을 형성하는 단계, 상기 질화막의 소정 부분을 사진식각 공정으로 이방성식각하여 상기 산화막을 노출시키는 단계, 상기 노출된 산화막을 열산화하여 제 1 산화막을 형성하는 단계, 상기 구조물의 상부 전면에 제 2 질화막을 형성하여 이방성 식각한 후 상기 제 1 질화막의 측부에 측벽 스페이서를 형성하는 단계, 상기 측벽스페이서를 마스크로 하여 상기 제 1 산화막을 식각하는 단계, 상기 제 1 산화막을 열산화하여 제 2 산화막을 형성하는 단계 및 상기 제 1 질화막과 측벽 스페이서를 제거하는 단계로 이루어짐을 특징으로 한다.
바람직하게는, 본 발명은 상기 제 1 산화막을 식각하는 공정단계에서 상기 제 1 산화막이 실리콘기판상에 200 내지 300 Å 이 남아 있도록 식각하며, 또한, 상기 측벽 스페이서의 하부에 상기 제 1 산화막이 일부분 남아 있도록 식각함을 특징으로 한다.
바람직하게는, 상기 제 1 산화막을 열산화하여 상기 제 2 산화막을 성장시키는 단계에서 상기 측벽 스페이서와 상기 제 1 산화막이 열성장 장벽으로 이용하며, 또한, 상기 제 2 산화막과, 제 2 산화막이 형성되지 않은 부분의 제 1 산화막과의 단차가 최소화하도록 상기 제 1 산화막을 열산화시킴을 특징으로 한다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다 :
제 2 도는 본 발명의 소자 분리 방법을 순차적으로 나타낸 공정 단면도이다. 우선, 제 2 도(가)에 도시된 바와같이 실리콘 기판(20)상에 산화막(21)을 형성하고, 상기 산화막(21)의 상부에 질화막(22)을 형성한다.
이때의 질화막(22)의 두께는 목적하는 소자의 종류에 따라 조정될 수 있으며, 예를들어 16 M DRAM 인 경우 약 1, 500 Å 가 바람직하다. 상기 박막을 형성한 후에는 소자 분리 영역을 형성하기 위하여, 소정의 사진 식각법으로 상기 질화막(22)을 이방성 식각한다.
그런다음, 열산화공정을 실시하므로써 제 2 도(나)에 도시된 바와 같이 상기 산화막(21)을 성장시켜준다. 이때의 산화막 두께는 상기 실리콘기판(20) 상부에 형성되어 있는 산화막(21)과 질화막(22)의 전체 두께에 대하여 3 분의 1 정도 열성장시킨다.
이후, 질화막을 상기 구조물의 상부 전면에 도포하여 통상의 사진식각 공정을 실시함으로써 제 2 도(다)에 도시된 바와 같이 상기 질화막(22)의 측부에 측벽 스페이서(23)를 형성한다. 질화막으로 이루어진 상기 측벽 스페이서(23)는 후속 식각 공정시 상기 질화막(22)과 상기 측벽스페이서(23)를 식각 마스크로 사용한다.
이후, 제 2 도(라)에 도시된 바와 같이 상기 질화막(22)과 상기 측벽스페이서(23)를 식각마스크로 사용하여, 상기 열성장시킨 산화막(제 1 산화막)(21)을 이방성 식각하되, 상기 제 1 산화막(21)이 상기 실리콘기판(20)에 약 200 Å 이상, 바람직하게는 200 내지 300 Å 두께로 남아 있도록 식각하여준다. 이는 상기 식각공정에 의하여 실리콘기판이 손상되는 것을 방지하기 위함이다. 또한, 상기 제 1 산화막(21)의 식각 공정시 상기 측벽스페이서(23)의 하부에는 상기 제 1 산화막(21)이 일부 남아 있도록 하는 것이 중요하다.
이때, 상기 제 1 산화막(21)과 상기 측벽스페이서(23)는 후속 열산화 공정시 제 2 산화막의 측면 산화를 억제하게 되어 결과적으로는, 버즈비크의 길이를 최소화할 수 있다.
상기 제 1 산화막(21)의 이방성 식각 후, 소자 분리 효과를 높이기 위하여 후속 열산화 공정을 실시하기 전에 채널 저지 이온을 주입할 수 있다.
이어서, 제 2 도(마)에 도시되어 있는 바와 같이 상기 제 1 산화막(21)을 열산화함으로써 제 2 산화막(24)을 형성한다. 이때, 상기 측벽스페이서(23)의 하부에 있는 제 1 산화막(21)의 열성장은 억제되어 버즈 비크가 거의 형성되지 않는다. 또한, 상기 이방성 식각된 제 1 산화막(21)의 표면 높이는 상기 실리콘기판(20)의 표면 높이보다 낮으므로 후속 열산화 공정에 의해 형성되는 제 2 산화막(24)은 종래의 로코스 방법에 의해 형성되는 열산화막에 비하여 실리콘기판과의 단차를 최소화할 수 있게 되어 평탄화가 가능하다.
이후, 상기 질화막(22)과 측벽스페이서(23)는 인산용액으로써 습식식각하여제거해준다.
상기한 바와 같은 본 발명의 2단계 산화에 의한 반도체 소자 분리 방법은 일반적인 로코스 방법에 기초한 것이나 PBLOCOS 공정에도 적용할 수 있는데, 구체적인 적용 방법으로서는 패드산화막 대신 패드산화막의 상부에 폴리실리콘 버퍼층을 삽입하는 것에 차이가 있을 뿐이다.
이상, 본 발명의 2단계 산화에 의한 반도체 소자 분리 방법은 버즈 비크 및 기판과의 단차를 최소화할 수 있는 소자 분리 구조가 가능하게 되므로 활성 영역을 충분히 확보할 수 있고, 이에 따른 소자의 전기적 특성(특히, 누설전류) 및 신뢰성 향상의 효과를 얻을 수 있으며, 또한 본 발명은 접차 고집적화 되어 가고 있는 반도체 장치의 제조에 매우 유리하게 적용되어 디바이스의 경박단소형화에 기여하는 효과도 있다.
상기 방법은 본 발명의 바람직한 일실시예로서, 본 발명의 범위를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
제 1 도는 종래의 소자 분리 방법을 순차적으로 나타낸 공정 단면도.
제 2 도는 본 발명에 따른 소자 분리 방법의 일 실시예를 순차적으로 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 20 : 실리콘기판 11 : 산화막
12, 22 : 질화막 21 : 제 1 산화막
23 : 측벽 질화막 24 : 제 2 산화막
Claims (5)
- 실리콘기판상에 산화막을 형성한 후 상기 산화막의 상부에 제 1 질화막을 형성하는 단계, 상기 질화막의 소정 부분을 사진식각 공정으로 이방성 식각하여 상기 산화막을 노출시키는 단계, 상기 노출된 산화막을 열산화하여 제 1 산화막을 형성하는 단계, 상기 구조물의 상부 전면에 제 2 질화막을 형성하여 이방성 식각한 후 상기 제 1 질화막의 측부에 측벽 스페이서를 형성하는 단계, 상기 측벽스페이서를 마스크로 하여 상기 제 1 산화막을 식각하는 단계, 상기 제 1 산화막을 열산화하여 제 2 산화막을 형성하는 단계 및 상기 제 1 질화막과 측벽 스페이서를 제거하는 단계로 이루어짐을 특징으로 하는 반도체 소자 분리 방법.
- 제 1 항에 있어서, 상기 제 1 산화막을 식각하는 공정단계에서 상기 제 1 산화막이 실러콘기판상에 200 내지 300 Å 이 남아 있도록 식각함을 특징으로 하는 반도체 소자 분리 방법.
- 제 1 항에 있어서, 상기 제 1 산화막을 식각하는 공정단계에서 상기 측벽 스페이서의 하부에 상기 제 1 산화막이 일부분 남아 있도록 식각함을 특징으로 하는 반도체 소자 분리 방법.
- 제 1 항에 있어서, 상기 제 1 산화막을 열산화하여 상기 제 2 산화막을 성장시키는 단계에서 상기 측벽 스페이서와 상기 제 1 산화막이 열성장 장벽으로 이용하여 제 2 산화막을 형성함을 특징으로 하는 반도체 소자 분리 방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 제 1 산화막을 열산화하여 제 2 산화막을 형성하는 단계에서, 상기 제 2 산화막과, 제 2 산화막이 형성되지 않은 부분의 제 1 산화막과의 단차가 최소화하도록 상기 제 1 산화막을 열산화시킴을 특징으로 하는 반도체 소자 분리 방법.
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| GRNT | Written decision to grant | ||
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