JP3523048B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JP3523048B2 JP3523048B2 JP03588298A JP3588298A JP3523048B2 JP 3523048 B2 JP3523048 B2 JP 3523048B2 JP 03588298 A JP03588298 A JP 03588298A JP 3588298 A JP3588298 A JP 3588298A JP 3523048 B2 JP3523048 B2 JP 3523048B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関する。
方法及び半導体装置に関する。
【０００２】
【従来の技術】半導体基板上で隣接したトランジスタ等
の素子間を電気的に絶縁分離する構造としてＳＧＩ（Sh
allow Groove Isolation）構造がある。このＳＧＩ構造
は、図１０に示すように、シリコン基板１（図１０
（ａ））に浅溝を形成し、パット酸化膜２及び酸化防止
膜３を形成し、その後、選択的に（図１０の（ｂ））、
その溝に素子分離熱酸化膜５、絶縁膜６を埋め込んだも
のであり（図１０の（ｃ）、（ｄ））、これに、ゲート
酸化膜７、ゲート電極膜８、絶縁膜９、配線１０、層間
絶縁膜１１が形成され、半導体装置が製造される。
の素子間を電気的に絶縁分離する構造としてＳＧＩ（Sh
allow Groove Isolation）構造がある。このＳＧＩ構造
は、図１０に示すように、シリコン基板１（図１０
（ａ））に浅溝を形成し、パット酸化膜２及び酸化防止
膜３を形成し、その後、選択的に（図１０の（ｂ））、
その溝に素子分離熱酸化膜５、絶縁膜６を埋め込んだも
のであり（図１０の（ｃ）、（ｄ））、これに、ゲート
酸化膜７、ゲート電極膜８、絶縁膜９、配線１０、層間
絶縁膜１１が形成され、半導体装置が製造される。
【０００３】このＳＧＩ構造は、加工寸法精度が、従来
まで用いられてきたＬＯＣＯＳ構造に比べ高いことか
ら、０．２５μｍプロセス以降のデバイスに好適な構造
となっている。
まで用いられてきたＬＯＣＯＳ構造に比べ高いことか
ら、０．２５μｍプロセス以降のデバイスに好適な構造
となっている。
【０００４】しかしながら、このＳＧＩ構造は図１０の
（ｃ）の熱酸化の工程に示したように、熱酸化時に溝上
端部のシリコン形状が鋭角化（図１０の（ｃ）工程の
４｝してしまう場合がある。このような基板鋭角部４が
基板表面に残留すると、例えば、A.Bryant等が「Techni
cal Digest of IEDM‘９４、pp.671-674」に公表してい
るように、回路動作中に、この基板鋭角部分に電界集中
が発生し、回路を構成するトランジスタ特性や容量の耐
圧特性を劣化させる場合がある。
（ｃ）の熱酸化の工程に示したように、熱酸化時に溝上
端部のシリコン形状が鋭角化（図１０の（ｃ）工程の
４｝してしまう場合がある。このような基板鋭角部４が
基板表面に残留すると、例えば、A.Bryant等が「Techni
cal Digest of IEDM‘９４、pp.671-674」に公表してい
るように、回路動作中に、この基板鋭角部分に電界集中
が発生し、回路を構成するトランジスタ特性や容量の耐
圧特性を劣化させる場合がある。
【０００５】このような耐圧劣化現象は、溝上端部近傍
の基板角度が９０度以上でも溝上端部近傍の基板側の曲
率半径が３ｎｍ以下では同様に生じることが経験的に知
られている。
の基板角度が９０度以上でも溝上端部近傍の基板側の曲
率半径が３ｎｍ以下では同様に生じることが経験的に知
られている。
【０００６】これらの問題点の解決方法としては、特開
平２−２６０６６０号に示されるように、図１０の
（ｂ）工程のパット酸化膜２を０．１μｍ程度、溝上端
部の側壁から後退させ（図１０の（ｂ’）参照）、水蒸
気を含む１０００℃前後の温度で酸化することにより、
溝上端部の曲率半径が３ｎｍを超える形状とする方法が
記載されている。
平２−２６０６６０号に示されるように、図１０の
（ｂ）工程のパット酸化膜２を０．１μｍ程度、溝上端
部の側壁から後退させ（図１０の（ｂ’）参照）、水蒸
気を含む１０００℃前後の温度で酸化することにより、
溝上端部の曲率半径が３ｎｍを超える形状とする方法が
記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来方法で作製した半導体装置の形状では、３ｎｍを超え
る曲率半径は確保されるものの、溝上端部近傍のシリコ
ン基板上面で基板段差１４（図１０の（Ｃ’））が発生
する場合があった。この基板段差１４は、パット酸化膜
２を後退させたことによって、シリコン基板１が露出
し、この露出させた領域では後退しない領域に比べ酸化
が早く進行するため、この境界部分で発生するものであ
る。
来方法で作製した半導体装置の形状では、３ｎｍを超え
る曲率半径は確保されるものの、溝上端部近傍のシリコ
ン基板上面で基板段差１４（図１０の（Ｃ’））が発生
する場合があった。この基板段差１４は、パット酸化膜
２を後退させたことによって、シリコン基板１が露出
し、この露出させた領域では後退しない領域に比べ酸化
が早く進行するため、この境界部分で発生するものであ
る。
【０００８】このような段差部分１４にゲート酸化膜７
を形成すると、酸化膜厚が不均一となり、電気的なウィ
ークスポットを形成してしまう。また、応力も集中しや
すくなるため、段差部分１４上に形成したトランジスタ
の電気的信頼性の低下を招く場合がある。
を形成すると、酸化膜厚が不均一となり、電気的なウィ
ークスポットを形成してしまう。また、応力も集中しや
すくなるため、段差部分１４上に形成したトランジスタ
の電気的信頼性の低下を招く場合がある。
【０００９】本発明は、溝上端部近傍のシリコン基板上
面で基板段差を形成せず、しかも溝上端部に所定以上の
曲率半径を確保させることができる半導体装置の製造方
法及び半導体装置を実現することである。
面で基板段差を形成せず、しかも溝上端部に所定以上の
曲率半径を確保させることができる半導体装置の製造方
法及び半導体装置を実現することである。
【００１０】
【課題を解決するための手段】上記目的は、半導体基板
表面の素子分離用溝上端部の角部を予め除去させ、さら
に、酸化の際の発生応力を低減させることにより達成さ
れる。上記目的を達成するため、本発明は次のように構
成される。
表面の素子分離用溝上端部の角部を予め除去させ、さら
に、酸化の際の発生応力を低減させることにより達成さ
れる。上記目的を達成するため、本発明は次のように構
成される。
【００１１】（１）半導体装置の製造方法において、
（ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、（ｂ）上記パット酸化膜の上に酸
化防止膜を形成する工程と、（ｃ）所望の位置の上記酸
化防止膜及びパット酸化膜を除去させ、半導体基板表面
を露出させる工程と、（ｄ）露出した半導体基板の表面
を等方性エッチング法にて、零より大きく２０ｎｍ以下
の範囲で除去させる工程と、（ｅ）上記酸化防止膜をマ
スクとして、上記半導体基板に所定の深さの溝を形成す
る工程と、（ｆ）上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させる工程と、
（ｇ）上記半導体基板に形成した溝部分を酸化する工程
と、（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋
め込む工程と、（ｉ）上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導
体基板の回路形成面の上に形成された上記酸化防止膜を
除去する工程と、（ｋ）上記半導体基板の回路形成面の
上に形成された上記パット酸化膜を除去する工程と、を
備える。
（ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、（ｂ）上記パット酸化膜の上に酸
化防止膜を形成する工程と、（ｃ）所望の位置の上記酸
化防止膜及びパット酸化膜を除去させ、半導体基板表面
を露出させる工程と、（ｄ）露出した半導体基板の表面
を等方性エッチング法にて、零より大きく２０ｎｍ以下
の範囲で除去させる工程と、（ｅ）上記酸化防止膜をマ
スクとして、上記半導体基板に所定の深さの溝を形成す
る工程と、（ｆ）上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させる工程と、
（ｇ）上記半導体基板に形成した溝部分を酸化する工程
と、（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋
め込む工程と、（ｉ）上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導
体基板の回路形成面の上に形成された上記酸化防止膜を
除去する工程と、（ｋ）上記半導体基板の回路形成面の
上に形成された上記パット酸化膜を除去する工程と、を
備える。
【００１２】（２）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲、上記溝の上端部から後退させる工程と、
（ｇ）上記半導体基板に形成した溝部分をＨ2／Ｏ2のガ
ス比が１.８以下の酸化雰囲気中で酸化する工程と、
（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、（ｉ）上記酸化防止膜の上に形成された上記
埋め込み絶縁膜を除去する工程と、（ｊ）上記半導体基
板の回路形成面の上に形成された上記酸化防止膜を除去
する工程と、（ｋ）上記半導体基板の回路形成面の上に
形成された上記パット酸化膜を除去する工程と、を備え
る。
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲、上記溝の上端部から後退させる工程と、
（ｇ）上記半導体基板に形成した溝部分をＨ2／Ｏ2のガ
ス比が１.８以下の酸化雰囲気中で酸化する工程と、
（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、（ｉ）上記酸化防止膜の上に形成された上記
埋め込み絶縁膜を除去する工程と、（ｊ）上記半導体基
板の回路形成面の上に形成された上記酸化防止膜を除去
する工程と、（ｋ）上記半導体基板の回路形成面の上に
形成された上記パット酸化膜を除去する工程と、を備え
る。
【００１３】（３）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板に形成した溝部分を、後退さ
せたパット酸化膜の空間が埋まる範囲内で酸化する工程
と、（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋
め込む工程と、（ｉ）上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導
体基板の回路形成面の上に形成された上記酸化防止膜を
除去する工程と、（ｋ）上記半導体基板の回路形成面の
上に形成された上記パット酸化膜を除去する工程と、を
備える。
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板に形成した溝部分を、後退さ
せたパット酸化膜の空間が埋まる範囲内で酸化する工程
と、（ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋
め込む工程と、（ｉ）上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導
体基板の回路形成面の上に形成された上記酸化防止膜を
除去する工程と、（ｋ）上記半導体基板の回路形成面の
上に形成された上記パット酸化膜を除去する工程と、を
備える。
【００１４】（４）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板に形成した溝部分を、酸化雰
囲気がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退さ
せたパット酸化膜の空間が埋まる範囲内の条件で酸化す
る工程と、（ｈ）上記酸化させた溝内部に埋め込み絶縁
膜を埋め込む工程と、（ｉ）上記酸化防止膜の上に形成
された上記埋め込み絶縁膜を除去する工程と、（ｊ）上
記半導体基板の回路形成面の上に形成された上記酸化防
止膜を除去する工程と、（ｋ）上記半導体基板の回路形
成面の上に形成された上記パット酸化膜を除去する工程
と、を備える。
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板に形成した溝部分を、酸化雰
囲気がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退さ
せたパット酸化膜の空間が埋まる範囲内の条件で酸化す
る工程と、（ｈ）上記酸化させた溝内部に埋め込み絶縁
膜を埋め込む工程と、（ｉ）上記酸化防止膜の上に形成
された上記埋め込み絶縁膜を除去する工程と、（ｊ）上
記半導体基板の回路形成面の上に形成された上記酸化防
止膜を除去する工程と、（ｋ）上記半導体基板の回路形
成面の上に形成された上記パット酸化膜を除去する工程
と、を備える。
【００１５】（５）また、半導体装置の製造方法におい
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板の溝上端部の角部を除去し、
丸みを設ける工程と、（ｈ）上記半導体基板に形成した
溝部分を酸化する工程と、（ｉ）上記酸化させた溝内部
に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防
止膜の上に形成された上記埋め込み絶縁膜を除去する工
程と、（ｋ）上記半導体基板の回路形成面の上に形成さ
れた上記酸化防止膜を除去する工程と、（ｌ）上記半導
体基板の回路形成面の上に形成された上記パット酸化膜
を除去する工程と、を備える。
て、（ａ）半導体基板の回路形成面にパット酸化膜を５
ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上
に酸化防止膜を形成する工程と、（ｃ）所望の位置の上
記酸化防止膜及びパット酸化膜を除去させ、半導体基板
表面を露出させる工程と、（ｄ）露出した半導体基板の
表面を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去させる工程と、（ｅ）上記酸化防止膜
をマスクとして、上記半導体基板に所定の深さの溝を形
成する工程と、（ｆ）上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させる工程
と、（ｇ）上記半導体基板の溝上端部の角部を除去し、
丸みを設ける工程と、（ｈ）上記半導体基板に形成した
溝部分を酸化する工程と、（ｉ）上記酸化させた溝内部
に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防
止膜の上に形成された上記埋め込み絶縁膜を除去する工
程と、（ｋ）上記半導体基板の回路形成面の上に形成さ
れた上記酸化防止膜を除去する工程と、（ｌ）上記半導
体基板の回路形成面の上に形成された上記パット酸化膜
を除去する工程と、を備える。
【００１６】（６）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させ、上記半導体
基板に形成した溝部分を酸化し、酸化させた溝内部に埋
め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成さ
れた上記埋め込み絶縁膜を除去し、上記半導体基板の回
路形成面の上に形成された上記酸化防止膜及び上記パッ
ト酸化膜を除去して製造される。
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させ、上記半導体
基板に形成した溝部分を酸化し、酸化させた溝内部に埋
め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成さ
れた上記埋め込み絶縁膜を除去し、上記半導体基板の回
路形成面の上に形成された上記酸化防止膜及び上記パッ
ト酸化膜を除去して製造される。
【００１７】（７）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲、上記溝の上端部から後退させ、上記半導体基
板に形成した溝部分をＨ2／Ｏ2のガス比が１.８以下の
酸化雰囲気中で酸化し、この酸化させた溝内部に埋め込
み絶縁膜を埋め込み、上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去し、上記半導体基板の回路形
成面の上に形成された上記酸化防止膜及び上記パット酸
化膜を除去して製造される。
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲、上記溝の上端部から後退させ、上記半導体基
板に形成した溝部分をＨ2／Ｏ2のガス比が１.８以下の
酸化雰囲気中で酸化し、この酸化させた溝内部に埋め込
み絶縁膜を埋め込み、上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去し、上記半導体基板の回路形
成面の上に形成された上記酸化防止膜及び上記パット酸
化膜を除去して製造される。
【００１８】（８）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させ、上記半導体
基板に形成した溝部分を、後退させたパット酸化膜の空
間が埋まる範囲内で酸化し、酸化させた溝内部に埋め込
み絶縁膜を埋め込み、上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去し、上記半導体基板の回路形
成面の上に形成された上記酸化防止膜及び上記パット酸
化膜を除去して製造される。
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出し、露出した半導体基板を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去し、上記
酸化防止膜をマスクとして、上記半導体基板に所定の深
さの溝を形成し、上記パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させ、上記半導体
基板に形成した溝部分を、後退させたパット酸化膜の空
間が埋まる範囲内で酸化し、酸化させた溝内部に埋め込
み絶縁膜を埋め込み、上記酸化防止膜の上に形成された
上記埋め込み絶縁膜を除去し、上記半導体基板の回路形
成面の上に形成された上記酸化防止膜及び上記パット酸
化膜を除去して製造される。
【００１９】（９）半導体装置において、半導体基板の
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出させ、露出した半導体基板を等方性エッチング
法にて、零より大きく２０ｎｍ以下の範囲で除去し、上
記酸化防止膜をマスクとして、上記半導体基板に所定の
深さの溝を形成し、上記パット酸化膜を５ｎｍから４０
ｎｍの範囲で、上記溝の上端部から後退させ、上記半導
体基板に形成した溝部分を、酸化雰囲気がＨ2／Ｏ2のガ
ス比が１．８以下、酸化量は後退させたパット酸化膜の
空間が埋まる範囲内の条件で酸化し、上記酸化させた溝
内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上
に形成された上記埋め込み絶縁膜を除去し、上記半導体
基板の回路形成面の上に形成された上記酸化防止膜及び
上記パット酸化膜を除去して製造される。
回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パ
ット酸化膜の上に酸化防止膜を形成し、所望の位置の上
記酸化防止膜及びパット酸化膜を除去して半導体基板表
面を露出させ、露出した半導体基板を等方性エッチング
法にて、零より大きく２０ｎｍ以下の範囲で除去し、上
記酸化防止膜をマスクとして、上記半導体基板に所定の
深さの溝を形成し、上記パット酸化膜を５ｎｍから４０
ｎｍの範囲で、上記溝の上端部から後退させ、上記半導
体基板に形成した溝部分を、酸化雰囲気がＨ2／Ｏ2のガ
ス比が１．８以下、酸化量は後退させたパット酸化膜の
空間が埋まる範囲内の条件で酸化し、上記酸化させた溝
内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上
に形成された上記埋め込み絶縁膜を除去し、上記半導体
基板の回路形成面の上に形成された上記酸化防止膜及び
上記パット酸化膜を除去して製造される。
【００２０】（１０）半導体装置において、半導体基板
の回路形成面にパット酸化膜を５ｎｍ以上形成し、上記
パット酸化膜の上に酸化防止膜を形成し、所望の位置の
上記酸化防止膜及びパット酸化膜を除去して半導体基板
表面を露出させ、露出した半導体基板を等方性エッチン
グ法にて、零より大きく２０ｎｍ以下の範囲で除去し、
上記酸化防止膜をマスクとして、上記半導体基板に所定
の深さの溝を形成し、上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させ、上記半
導体基板の溝上端部の角部を除去し、丸みを設け、上記
半導体基板に形成した溝部分を酸化し、上記酸化させた
溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の
上に形成された上記埋め込み絶縁膜を除去し、上記半導
体基板の回路形成面の上に形成された上記酸化防止膜及
び上記パット酸化膜を除去して製造される。
の回路形成面にパット酸化膜を５ｎｍ以上形成し、上記
パット酸化膜の上に酸化防止膜を形成し、所望の位置の
上記酸化防止膜及びパット酸化膜を除去して半導体基板
表面を露出させ、露出した半導体基板を等方性エッチン
グ法にて、零より大きく２０ｎｍ以下の範囲で除去し、
上記酸化防止膜をマスクとして、上記半導体基板に所定
の深さの溝を形成し、上記パット酸化膜を５ｎｍから４
０ｎｍの範囲で、上記溝の上端部から後退させ、上記半
導体基板の溝上端部の角部を除去し、丸みを設け、上記
半導体基板に形成した溝部分を酸化し、上記酸化させた
溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の
上に形成された上記埋め込み絶縁膜を除去し、上記半導
体基板の回路形成面の上に形成された上記酸化防止膜及
び上記パット酸化膜を除去して製造される。
【００２１】露出した半導体基板の表面を等方性エッチ
ング法にて、零より大きく２０ｎｍ以下の範囲で除去さ
せることにより、段差の発生が防止され、溝上端部の曲
率半径を所定以上の値に確保することができる。シリコ
ンエッチング量が零での曲率半径は約１５ｎｍ、エッチ
ング量１０〜２０ｎｍでは約３０ｎｍとなっており、エ
ッチング量２０ｎｍより大きい領域では溝上端部に段差
が残留し、曲率半径も２０ｎｍ以下となっていく傾向に
ある。溝上端部に段差が発生すると、ゲート酸化膜の形
成が不均一となり、電気的なウィークスポットとなるの
で、シリコン基板のエッチング量の上限を２０ｎｍとす
れば、上記段差の発生を防止することができる。
ング法にて、零より大きく２０ｎｍ以下の範囲で除去さ
せることにより、段差の発生が防止され、溝上端部の曲
率半径を所定以上の値に確保することができる。シリコ
ンエッチング量が零での曲率半径は約１５ｎｍ、エッチ
ング量１０〜２０ｎｍでは約３０ｎｍとなっており、エ
ッチング量２０ｎｍより大きい領域では溝上端部に段差
が残留し、曲率半径も２０ｎｍ以下となっていく傾向に
ある。溝上端部に段差が発生すると、ゲート酸化膜の形
成が不均一となり、電気的なウィークスポットとなるの
で、シリコン基板のエッチング量の上限を２０ｎｍとす
れば、上記段差の発生を防止することができる。
【００２２】さらに、パット酸化膜を５ｎｍから４０ｎ
ｍの範囲で、上記溝の上端部から後退させることによ
り、溝上端部における段差の発生を防止するとともに、
溝上端部の曲率半径を所定以上の値とすることができ
る。パット酸化膜の後退量を零から大きくするに従い基
板上端の曲率半径が大きくなり、後退量５ｎｍでは曲率
半径は約１５ｎｍとなり、後退量を２０ｎｍとすると曲
率半径は約２５ｎｍまで増加する。しかし、後退量を４
０ｎｍ以上増加させると、曲率半径は小さくなり、溝上
端部上面に段差が発生する場合がある。したがって、パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させれば、溝上端部における段差の発生を
防止するとともに、溝上端部の曲率半径を所定以上の値
とすることができる。
ｍの範囲で、上記溝の上端部から後退させることによ
り、溝上端部における段差の発生を防止するとともに、
溝上端部の曲率半径を所定以上の値とすることができ
る。パット酸化膜の後退量を零から大きくするに従い基
板上端の曲率半径が大きくなり、後退量５ｎｍでは曲率
半径は約１５ｎｍとなり、後退量を２０ｎｍとすると曲
率半径は約２５ｎｍまで増加する。しかし、後退量を４
０ｎｍ以上増加させると、曲率半径は小さくなり、溝上
端部上面に段差が発生する場合がある。したがって、パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させれば、溝上端部における段差の発生を
防止するとともに、溝上端部の曲率半径を所定以上の値
とすることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施形態を図を参
照して説明する。本発明の第１の実施形態である、溝分
離構造を有する半導体装置の製造方法を図１及び図２を
用いて説明する。
照して説明する。本発明の第１の実施形態である、溝分
離構造を有する半導体装置の製造方法を図１及び図２を
用いて説明する。
【００２４】図１は第１の実施形態における製造方法の
各工程での半導体装置の断面構造を示す図であり、図２
はその製造工程の概略を示すフローチャートである。以
下、図２のフローチャートに添って製造工程を図１を参
照しながら説明する。
各工程での半導体装置の断面構造を示す図であり、図２
はその製造工程の概略を示すフローチャートである。以
下、図２のフローチャートに添って製造工程を図１を参
照しながら説明する。
【００２５】（１）シリコン基板１の表面を熱酸化して
厚さ約１０ｎｍのパット酸化膜２を形成する（図２の工
程（１０１）、（１０２）、図１の（ａ）、（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２
００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分
離熱酸化膜５を形成する時の酸化防止膜として使用する
（図２の工程（１０３））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図２の工程（１０４）、図１の（ｃ））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウエット若しくはド
ライエッチング法）を用いて露出したシリコン基板１
を、基板１表面から零より大きく２０ｎｍ以下の範囲で
除去する（図２の工程（１０５）〜（１０７）、図１の
（ｄ））。 （５）窒化珪素膜１２をマスクとして、シリコン基板１
の表面の側壁がシリコン基板１に対して所定の角度（例
えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝
を形成する（図２の工程（１０８）、図１の（ｅ））。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍの範囲でエッチング除去して後退させる
（図２の工程（１０９）〜（１１０）、図１の
（ｆ））。 （７）その後、例えば９００〜１１００℃のドライ酸化
雰囲気中でシリコン基板１表面を約３０ｎｍ熱酸化し、
溝部分に素子分離熱酸化膜５を形成する（図２の工程
（１１１）、図１の（ｇ））。 （８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリ
コン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め
込み絶縁膜６）。また、これら化学気相蒸着法、スパッ
タ法等で製作したシリコン酸化膜等は一般に密度が粗な
膜であることから、埋め込み絶縁膜６の堆積後、緻密化
を目的として，１１００℃前後のアニールまたは酸化雰
囲気中でシリコン基板１を酸化させてもよい（図２の工
程（１１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図２の工程（１１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図２の工程
（１１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な，例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。
厚さ約１０ｎｍのパット酸化膜２を形成する（図２の工
程（１０１）、（１０２）、図１の（ａ）、（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２
００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分
離熱酸化膜５を形成する時の酸化防止膜として使用する
（図２の工程（１０３））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図２の工程（１０４）、図１の（ｃ））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウエット若しくはド
ライエッチング法）を用いて露出したシリコン基板１
を、基板１表面から零より大きく２０ｎｍ以下の範囲で
除去する（図２の工程（１０５）〜（１０７）、図１の
（ｄ））。 （５）窒化珪素膜１２をマスクとして、シリコン基板１
の表面の側壁がシリコン基板１に対して所定の角度（例
えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝
を形成する（図２の工程（１０８）、図１の（ｅ））。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍの範囲でエッチング除去して後退させる
（図２の工程（１０９）〜（１１０）、図１の
（ｆ））。 （７）その後、例えば９００〜１１００℃のドライ酸化
雰囲気中でシリコン基板１表面を約３０ｎｍ熱酸化し、
溝部分に素子分離熱酸化膜５を形成する（図２の工程
（１１１）、図１の（ｇ））。 （８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリ
コン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め
込み絶縁膜６）。また、これら化学気相蒸着法、スパッ
タ法等で製作したシリコン酸化膜等は一般に密度が粗な
膜であることから、埋め込み絶縁膜６の堆積後、緻密化
を目的として，１１００℃前後のアニールまたは酸化雰
囲気中でシリコン基板１を酸化させてもよい（図２の工
程（１１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図２の工程（１１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図２の工程
（１１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な，例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。
【００２６】次に、第１の実施形態の作用効果を図３及
び図４を用いて説明する。この第１の実施形態で従来技
術と異なる点は、上記製造工程（４）（図２の工程（１
０５）〜（１０７）、図１の（ｄ））の等方性エッチン
グ法によりシリコン基板１を、零より大きく２０ｎｍ以
下の範囲で除去している点、及び上記工程（６）（図２
の工程（１０９）〜（１１０）、図１の（ｆ））工程の
パット酸化膜２の後退量を限定させている点にある。
び図４を用いて説明する。この第１の実施形態で従来技
術と異なる点は、上記製造工程（４）（図２の工程（１
０５）〜（１０７）、図１の（ｄ））の等方性エッチン
グ法によりシリコン基板１を、零より大きく２０ｎｍ以
下の範囲で除去している点、及び上記工程（６）（図２
の工程（１０９）〜（１１０）、図１の（ｆ））工程の
パット酸化膜２の後退量を限定させている点にある。
【００２７】図３は、第１の実施形態の説明で述べた製
造工程（６）において、酸化量３０ｎｍ、シリコン基板
１のエッチング量を５ｎｍとし、パッド酸化膜２の後退
量を変化させて溝上端近傍の基板１側の曲率半径の変化
を解析した結果であり、横軸はパット酸化膜２の後退
量、縦軸はシリコン基板１の溝上端部の曲率半径をそれ
ぞれ示めしている。また、図３中には従来方法のシリコ
ンエッチング量ゼロの場合の結果を合わせて示した。
造工程（６）において、酸化量３０ｎｍ、シリコン基板
１のエッチング量を５ｎｍとし、パッド酸化膜２の後退
量を変化させて溝上端近傍の基板１側の曲率半径の変化
を解析した結果であり、横軸はパット酸化膜２の後退
量、縦軸はシリコン基板１の溝上端部の曲率半径をそれ
ぞれ示めしている。また、図３中には従来方法のシリコ
ンエッチング量ゼロの場合の結果を合わせて示した。
【００２８】図３から、第１の実施形態によるもので
は、パット酸化膜２の後退量を零から大きくするに従い
基板上端の曲率半径が大きくなり、後退量５ｎｍでは曲
率半径は約１５ｎｍとなり、後退量を２０ｎｍとすると
曲率半径は約２５ｎｍまで増加する。しかし、後退量を
４０ｎｍ以上増加させると、曲率半径は小さくなり、後
退量６０ｎｍでは約１２ｎｍとなる。さらに、後退量４
０ｎｍ以上では図３中に示したような、溝上端部上面に
段差が発生していた。
は、パット酸化膜２の後退量を零から大きくするに従い
基板上端の曲率半径が大きくなり、後退量５ｎｍでは曲
率半径は約１５ｎｍとなり、後退量を２０ｎｍとすると
曲率半径は約２５ｎｍまで増加する。しかし、後退量を
４０ｎｍ以上増加させると、曲率半径は小さくなり、後
退量６０ｎｍでは約１２ｎｍとなる。さらに、後退量４
０ｎｍ以上では図３中に示したような、溝上端部上面に
段差が発生していた。
【００２９】これに対して、従来方法のシリコンエッチ
ング量ゼロの場合は、本発明の第１の実施形態よりパッ
ト酸化膜２の後退量に係わらず、ほぼ１０ｎｍ曲率半径
が小さくなっており、さらに後退量４０ｎｍ以上におい
ては段差が発生しており、曲率半径は小さくなった。
ング量ゼロの場合は、本発明の第１の実施形態よりパッ
ト酸化膜２の後退量に係わらず、ほぼ１０ｎｍ曲率半径
が小さくなっており、さらに後退量４０ｎｍ以上におい
ては段差が発生しており、曲率半径は小さくなった。
【００３０】ここで、図３の曲率半径のパット酸化膜２
の後退量に対する依存性について説明する。溝内の酸化
時、酸化膜は窒化珪素膜１２とシリコン基板１との間に
約２倍の体積膨張をしながら成長していく（図４の
（ａ）、（ｂ）参照）。パット酸化膜２の後退量が零の
場合、この体積膨張により窒化珪素膜１２の端部は持ち
上げられ，結果として凹状に反る。
の後退量に対する依存性について説明する。溝内の酸化
時、酸化膜は窒化珪素膜１２とシリコン基板１との間に
約２倍の体積膨張をしながら成長していく（図４の
（ａ）、（ｂ）参照）。パット酸化膜２の後退量が零の
場合、この体積膨張により窒化珪素膜１２の端部は持ち
上げられ，結果として凹状に反る。
【００３１】この窒化硅素膜１２の反り変形の反力が生
じる結果、窒化珪素膜１２下の酸化膜（パット酸化膜２
の一部を含む）とシリコン基板１とには圧縮応力が発生
する（図４の（ａ））。圧縮応力が酸化膜中に発生する
と、酸化種の拡散、すなわち酸化反応の進行が抑制され
るため、溝上端部では酸化速度が著しく低下する。
じる結果、窒化珪素膜１２下の酸化膜（パット酸化膜２
の一部を含む）とシリコン基板１とには圧縮応力が発生
する（図４の（ａ））。圧縮応力が酸化膜中に発生する
と、酸化種の拡散、すなわち酸化反応の進行が抑制され
るため、溝上端部では酸化速度が著しく低下する。
【００３２】一方、溝側壁においては、酸化膜の成長方
向（側面法線方向）には拘束が無いこと、および成長す
る酸化膜の体積膨張の阻害因子がないことから、側壁面
では酸化が相対的に抑制されずに進行する。このため、
シリコン基板１の溝上端部近傍では、図４の（ａ）中に
破線で示したように酸化の進行に伴い基板形状が先鋭化
していく。
向（側面法線方向）には拘束が無いこと、および成長す
る酸化膜の体積膨張の阻害因子がないことから、側壁面
では酸化が相対的に抑制されずに進行する。このため、
シリコン基板１の溝上端部近傍では、図４の（ａ）中に
破線で示したように酸化の進行に伴い基板形状が先鋭化
していく。
【００３３】しかし、パット酸化膜２を後退させると、
シリコン基板１の溝端部の一部が露出する（図４の
（ｂ）参照）。この露出した部分においては、酸化初期
には成長した酸化膜と上部窒化硅素膜１２とが接触しな
いため、また、図４の（ａ）を用いて説明したような窒
化珪素膜１２の反り変形による圧縮応力の発生もほとん
どないことから、酸化は抑制することなく進行する。
シリコン基板１の溝端部の一部が露出する（図４の
（ｂ）参照）。この露出した部分においては、酸化初期
には成長した酸化膜と上部窒化硅素膜１２とが接触しな
いため、また、図４の（ａ）を用いて説明したような窒
化珪素膜１２の反り変形による圧縮応力の発生もほとん
どないことから、酸化は抑制することなく進行する。
【００３４】その結果として溝上端部が丸まり、曲率半
径が大きくなる。また、パット酸化膜２を後退させる
と、後退させたパット酸化膜２の端部近傍ではシリコン
が露出する領域とそうでない領域が形成される。露出し
た領域では酸素の拡散が速いため、酸化が速く進行する
が、露出していない領域ではこれに比べ遅くなるため、
パット酸化膜２の端部では段差が発生する。
径が大きくなる。また、パット酸化膜２を後退させる
と、後退させたパット酸化膜２の端部近傍ではシリコン
が露出する領域とそうでない領域が形成される。露出し
た領域では酸素の拡散が速いため、酸化が速く進行する
が、露出していない領域ではこれに比べ遅くなるため、
パット酸化膜２の端部では段差が発生する。
【００３５】また、シリコン溝の上端部では２面で酸素
と接しているため、酸化が速く進行する。パット酸化膜
２の後退量が４０ｎｍ未満では、パット酸化膜２の端部
とシリコン溝の上端部とが接近しているため、上記影響
が重なり合い、段差は発生しないが、パット酸化膜２の
後退量が４０ｎｍ以上ではシリコン溝上端部から遠ざか
るため、段差が発生し、そのため、曲率半径は小さくな
っていく。
と接しているため、酸化が速く進行する。パット酸化膜
２の後退量が４０ｎｍ未満では、パット酸化膜２の端部
とシリコン溝の上端部とが接近しているため、上記影響
が重なり合い、段差は発生しないが、パット酸化膜２の
後退量が４０ｎｍ以上ではシリコン溝上端部から遠ざか
るため、段差が発生し、そのため、曲率半径は小さくな
っていく。
【００３６】さらに、初期シリコン形状として、角部を
等方性エッチング法により除去してあるので、従来方法
よりも曲率半径は大きくなった。
等方性エッチング法により除去してあるので、従来方法
よりも曲率半径は大きくなった。
【００３７】次に、詳細なシリコン基板エッチング量依
存性について説明する。図５に酸化量３０ｎｍ、パット
酸化膜２の後退量２０ｎｍにおけるシリコン基板１の溝
上端部曲率半径のシリコンエッチング量依存性を示す。
図５より、シリコンエッチング量が零での曲率半径は約
１５ｎｍ、エッチング量１０〜２０ｎｍでは約３０ｎｍ
となっており、エッチング量２０ｎｍより大きい領域で
は段差が発生し、曲率半径も２０ｎｍ以下となっていく
傾向にあった。
存性について説明する。図５に酸化量３０ｎｍ、パット
酸化膜２の後退量２０ｎｍにおけるシリコン基板１の溝
上端部曲率半径のシリコンエッチング量依存性を示す。
図５より、シリコンエッチング量が零での曲率半径は約
１５ｎｍ、エッチング量１０〜２０ｎｍでは約３０ｎｍ
となっており、エッチング量２０ｎｍより大きい領域で
は段差が発生し、曲率半径も２０ｎｍ以下となっていく
傾向にあった。
【００３８】上述したように、段差が発生すると、ゲー
ト酸化膜の形成が不均一となり、電気的なウィークスポ
ットとなるので、シリコン基板１のエッチング量はこれ
らの理由により２０ｎｍが上限となる。
ト酸化膜の形成が不均一となり、電気的なウィークスポ
ットとなるので、シリコン基板１のエッチング量はこれ
らの理由により２０ｎｍが上限となる。
【００３９】なお、上記製造工程（７）で酸化をさらに
継続すると、露出部分で成長した酸化膜が窒化硅素膜１
２と接触してしまい、その後は先に述べたように圧縮応
力が急激に発生するので、溝上端部の曲率半径は再び減
少してしまうので注意を要する。
継続すると、露出部分で成長した酸化膜が窒化硅素膜１
２と接触してしまい、その後は先に述べたように圧縮応
力が急激に発生するので、溝上端部の曲率半径は再び減
少してしまうので注意を要する。
【００４０】また、この第１の実施形態の（６）工程後
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。
【００４１】上述した本発明の第１の実施形態において
は、パット酸化膜２の後退量を５〜４０ｎｍの範囲に設
定しているため、溝分離構造の基板側上端近傍に段差を
発生させることなく、さらに曲率半径を３ｎｍよりも十
分大きくすることができるので、ゲート電極膜端部近傍
の電界集中に起因したトランジスタのリーク電流増加あ
るいは耐圧特性の低下を防止でき、トランジスタの電気
的信頼性を向上できるという効果がある。
は、パット酸化膜２の後退量を５〜４０ｎｍの範囲に設
定しているため、溝分離構造の基板側上端近傍に段差を
発生させることなく、さらに曲率半径を３ｎｍよりも十
分大きくすることができるので、ゲート電極膜端部近傍
の電界集中に起因したトランジスタのリーク電流増加あ
るいは耐圧特性の低下を防止でき、トランジスタの電気
的信頼性を向上できるという効果がある。
【００４２】なお、図２に示した製造工程において、工
程１０８と工程１１０との間にホトレジスト除去工程１
０９が設定されているが、この工程１０９は、工程１０
８と工程１１０との間ではなく、工程１０６と工程１０
７との間に設定することもできる。
程１０８と工程１１０との間にホトレジスト除去工程１
０９が設定されているが、この工程１０９は、工程１０
８と工程１１０との間ではなく、工程１０６と工程１０
７との間に設定することもできる。
【００４３】次に、本発明の第２の実施形態である、溝
分離構造を有する半導体装置の製造方法を図１及び図７
を使用して説明する。図７に示した第２の実施形態によ
る製造方法（フローチャート）は、第１の実施形態の製
造工程の（７）を変更したものである。この第２の実施
形態は、第１の実施形態と比較して形状等は大きくは変
わらないので、この第２の実施形態における半導体装置
の断面図は、図１を使用して説明する。以下、図７のフ
ローチャートに添って、この第２の実施形態における製
造工程を説明する。
分離構造を有する半導体装置の製造方法を図１及び図７
を使用して説明する。図７に示した第２の実施形態によ
る製造方法（フローチャート）は、第１の実施形態の製
造工程の（７）を変更したものである。この第２の実施
形態は、第１の実施形態と比較して形状等は大きくは変
わらないので、この第２の実施形態における半導体装置
の断面図は、図１を使用して説明する。以下、図７のフ
ローチャートに添って、この第２の実施形態における製
造工程を説明する。
【００４４】（１）シリコン基板１の表面を熱酸化して
厚さ約１０ｎｍのパット酸化膜２を形成する（図７の工
程（２０１）、（２０２）、図１の（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ２０
０ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離
熱酸化膜５を形成する時の酸化防止膜として使用する
（図７の工程（２０３）、図１の（ｃ））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図７の工程（２０４））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウェット、もしくは
ドライエッチング法）を用いて露出したシリコン基板１
を、基板１表面から零より大きく２０ｎｍ以下の範囲で
除去する（図７の工程（２０５）〜（２０７）、図１の
（ｄ））。
厚さ約１０ｎｍのパット酸化膜２を形成する（図７の工
程（２０１）、（２０２）、図１の（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ２０
０ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離
熱酸化膜５を形成する時の酸化防止膜として使用する
（図７の工程（２０３）、図１の（ｃ））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図７の工程（２０４））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウェット、もしくは
ドライエッチング法）を用いて露出したシリコン基板１
を、基板１表面から零より大きく２０ｎｍ以下の範囲で
除去する（図７の工程（２０５）〜（２０７）、図１の
（ｄ））。
【００４５】（５）窒化珪素膜１２をマスクとして、シ
リコン基板１の表面の側壁がシリコン基板１に対して所
定の角度（例えば、図中Ａ部の角度が９０〜１１０度）
を有する浅溝を形成する（図７の工程（２０８）、図１
の（ｅ）｝。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍ程度エッチング除去して後退させる（図
７の工程（２０９）〜（２１０）、図１の（ｆ））。 （７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス
混合酸化雰囲気で（ガス流量比をｒとすると、０≦ｒ≦
１．８好ましくは０≦ｒ≦０．５の範囲）、３０ｎｍ程
度熱酸化し、素子分離熱酸化膜５を形成する（図７の工
程（２１１）、図１の（ｇ））。 （８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリ
コン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め
込み絶縁膜６）。また、これら化学気相蒸着法、スパッ
タ法等で製作したシリコン酸化膜等は一般に密度が粗な
膜であることから、埋め込み絶縁膜６堆積後、緻密化を
目的として、１１００℃前後のアニールまたは酸化雰囲
気中でシリコン基板１を酸化させてもよい（図７の工程
（２１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図７の工程（２１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図７の工程
（２１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な、例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。
リコン基板１の表面の側壁がシリコン基板１に対して所
定の角度（例えば、図中Ａ部の角度が９０〜１１０度）
を有する浅溝を形成する（図７の工程（２０８）、図１
の（ｅ）｝。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍ程度エッチング除去して後退させる（図
７の工程（２０９）〜（２１０）、図１の（ｆ））。 （７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス
混合酸化雰囲気で（ガス流量比をｒとすると、０≦ｒ≦
１．８好ましくは０≦ｒ≦０．５の範囲）、３０ｎｍ程
度熱酸化し、素子分離熱酸化膜５を形成する（図７の工
程（２１１）、図１の（ｇ））。 （８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリ
コン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め
込み絶縁膜６）。また、これら化学気相蒸着法、スパッ
タ法等で製作したシリコン酸化膜等は一般に密度が粗な
膜であることから、埋め込み絶縁膜６堆積後、緻密化を
目的として、１１００℃前後のアニールまたは酸化雰囲
気中でシリコン基板１を酸化させてもよい（図７の工程
（２１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図７の工程（２１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図７の工程
（２１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な、例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。
【００４６】次に、図８を参照して本発明の第２の実施
形態の作用効果を説明する。酸化雰囲気のＨ2／Ｏ2ガス
比ｒは、０≦ｒ≦２まで変化することができる。ガス比
ｒが２に達すると爆発的に反応が進行するので、安全を
考慮すると、実質的にはｒ＝１．８程度が上限となる。
形態の作用効果を説明する。酸化雰囲気のＨ2／Ｏ2ガス
比ｒは、０≦ｒ≦２まで変化することができる。ガス比
ｒが２に達すると爆発的に反応が進行するので、安全を
考慮すると、実質的にはｒ＝１．８程度が上限となる。
【００４７】一般に、ガス比ｒが上記範囲内において
は、酸化温度を一定と仮定すると、この比が大きくなる
に伴い、酸化速度が速くなり、小さいと酸化速度は遅く
なる。そこで、この酸化速度の半導体基板１の溝上端部
の形状に及ぼす影響を解析した。パット酸化膜２の後退
量が５ｎｍにおける解析結果を図８に示す。図８におい
て、横軸にはＨ2／Ｏ2ガス比、縦軸は半導体基板１の上
端部の曲率半径を示す。
は、酸化温度を一定と仮定すると、この比が大きくなる
に伴い、酸化速度が速くなり、小さいと酸化速度は遅く
なる。そこで、この酸化速度の半導体基板１の溝上端部
の形状に及ぼす影響を解析した。パット酸化膜２の後退
量が５ｎｍにおける解析結果を図８に示す。図８におい
て、横軸にはＨ2／Ｏ2ガス比、縦軸は半導体基板１の上
端部の曲率半径を示す。
【００４８】図８より、酸化雰囲気の水素（Ｈ2）流量
比が大きくなるほど、形成される曲率半径が急激に減少
することがわかる。ガス比ｒが０．５に達すると、曲率
半径は約３ｎｍにまで減少する。ガス比ｒをこれ以上大
きくすると、曲率半径はわずかずつではあるがさらに減
少する。
比が大きくなるほど、形成される曲率半径が急激に減少
することがわかる。ガス比ｒが０．５に達すると、曲率
半径は約３ｎｍにまで減少する。ガス比ｒをこれ以上大
きくすると、曲率半径はわずかずつではあるがさらに減
少する。
【００４９】この原因は、以下のように説明できる。酸
化は、既に述べたように、シリコンとシリコン酸化膜の
界面近傍でひずみ（応力）を発生させる。一方、シリコ
ン酸化膜は高温（９００℃以上）で顕著な粘性挙動を示
すため、高温では時間と共に発生した応力が緩和されて
いく。
化は、既に述べたように、シリコンとシリコン酸化膜の
界面近傍でひずみ（応力）を発生させる。一方、シリコ
ン酸化膜は高温（９００℃以上）で顕著な粘性挙動を示
すため、高温では時間と共に発生した応力が緩和されて
いく。
【００５０】したがって、酸化膜厚を一定と仮定する
と、発生歪み（応力）の値は一定であるが、酸化速度が
速い（Ｈ2／Ｏ2ガス比が大きい）ほど発生した応力が緩
和される時間が短くなるので、結果的に残留応力が高く
なる。
と、発生歪み（応力）の値は一定であるが、酸化速度が
速い（Ｈ2／Ｏ2ガス比が大きい）ほど発生した応力が緩
和される時間が短くなるので、結果的に残留応力が高く
なる。
【００５１】酸化速度が遅い（Ｈ2／Ｏ2ガス比ｒが小さ
い）場合には、シリコン酸化膜の粘性効果が働き、酸化
膜厚一定条件で比較すると、相対的に応力の緩和が進
む。酸化誘起応力が高くなるほど、その近傍での酸化が
抑制される。したがって、シリコン基板１の溝上端部近
傍は、上面と側面とからの酸化膜の成長で応力が集中す
る場所であることから、残留応力が高くなると、この近
傍の酸化が抑制され、結果的に先端が尖る形状になって
いく。
い）場合には、シリコン酸化膜の粘性効果が働き、酸化
膜厚一定条件で比較すると、相対的に応力の緩和が進
む。酸化誘起応力が高くなるほど、その近傍での酸化が
抑制される。したがって、シリコン基板１の溝上端部近
傍は、上面と側面とからの酸化膜の成長で応力が集中す
る場所であることから、残留応力が高くなると、この近
傍の酸化が抑制され、結果的に先端が尖る形状になって
いく。
【００５２】以上のことから、Ｈ2／Ｏ2ガス比ｒを小さ
くすることで、半導体基板１の溝上端においては酸化が
より低応力の状態で進行することになり、結果としてシ
リコン基板１の上端近傍の曲率化が図られたものであ
る。
くすることで、半導体基板１の溝上端においては酸化が
より低応力の状態で進行することになり、結果としてシ
リコン基板１の上端近傍の曲率化が図られたものであ
る。
【００５３】また、Ｈ2／Ｏ2ガス比ｒを１．８のまま
で、ＡｒガスやＮ2ガスを炉内に注入し、約０．６倍の
希釈を行なうと、酸化レートはガス比ｒが０．５とほぼ
同じになる。このため、Ｈ2／Ｏ2ガス比１．８の条件で
も曲率半径３ｎｍを達成することが可能となる。
で、ＡｒガスやＮ2ガスを炉内に注入し、約０．６倍の
希釈を行なうと、酸化レートはガス比ｒが０．５とほぼ
同じになる。このため、Ｈ2／Ｏ2ガス比１．８の条件で
も曲率半径３ｎｍを達成することが可能となる。
【００５４】上記理由により、本発明の第２の実施形態
によれば、溝分離構造の基板側上端近傍の曲率半径を３
ｎｍよりも十分大きくすることができ、また、パット酸
化膜の後退量を第１の実施形態で示した５〜４０ｎｍの
範囲としている。このため、溝上端部上面で段差発生を
防止することができ、 ゲート電極膜端部近傍の電界集
中に起因したトランジスタのリーク電流増加あるいは耐
圧特性の低下を防止でき、トランジスタの電気的信頼性
を向上できるという効果がある。
によれば、溝分離構造の基板側上端近傍の曲率半径を３
ｎｍよりも十分大きくすることができ、また、パット酸
化膜の後退量を第１の実施形態で示した５〜４０ｎｍの
範囲としている。このため、溝上端部上面で段差発生を
防止することができ、 ゲート電極膜端部近傍の電界集
中に起因したトランジスタのリーク電流増加あるいは耐
圧特性の低下を防止でき、トランジスタの電気的信頼性
を向上できるという効果がある。
【００５５】また、この第２の実施形態の（６）工程後
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。
【００５６】なお、図７に示した製造工程において、工
程２０８と工程２１０との間にホトレジスト除去工程２
０９が設定されているが、この工程２０９は、工程２０
８と工程２１０との間ではなく、工程２０６と工程２０
７との間に設定することもできる。
程２０８と工程２１０との間にホトレジスト除去工程２
０９が設定されているが、この工程２０９は、工程２０
８と工程２１０との間ではなく、工程２０６と工程２０
７との間に設定することもできる。
【００５７】次に、本発明の第３の実施形態である、溝
分離構造を有する半導体装置の製造方法を図１及び図９
を使用して説明する。図９に示した第３の実施形態によ
る製造方法（フローチャート）は、第１の実施形態の製
造工程の（７）を変更したものである。この第３の実施
形態は、第１の実施形態と比較して形状等は大きくは変
わらないので、この第３の実施形態における半導体装置
の断面図は、図１を使用して説明する。以下、図９のフ
ローチャートに添って、この第３の実施形態における製
造工程を説明する。
分離構造を有する半導体装置の製造方法を図１及び図９
を使用して説明する。図９に示した第３の実施形態によ
る製造方法（フローチャート）は、第１の実施形態の製
造工程の（７）を変更したものである。この第３の実施
形態は、第１の実施形態と比較して形状等は大きくは変
わらないので、この第３の実施形態における半導体装置
の断面図は、図１を使用して説明する。以下、図９のフ
ローチャートに添って、この第３の実施形態における製
造工程を説明する。
【００５８】（１）シリコン基板１の表面を熱酸化して
厚さ約１０ｎｍのパット酸化膜２を形成する（図９の工
程（３０１）、（３０２）、図１の（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２
００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分
離熱酸化膜５を形成する時の酸化防止膜として使用する
（図９の工程（３０３）、図１の（ｃ））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図９の工程（３０４））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウェットもしくは、
ドライエッチング法）を用いて露出したシリコン基板１
を、０より大きく、２０μｍ以下の範囲で除去する（図
９の工程（３０５）〜（３０７）、図１の（ｄ））。 （５）窒化珪素膜１２をマスクとして、シリコン基板１
の表面の側壁がシリコン基板１に対して所定の角度（例
えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝
を形成する（図９の工程（３０８）、図１の（ｅ））。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍ程度エッチング除去して後退させる（図
９の工程（３０９）、（３１０）、図１の（ｆ））。 （７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス
混合酸化雰囲気で（ガス流量比をｒとあすると、０≦ｒ
≦０．５の範囲）、熱酸化し、半導体基板１に形成した
溝部分を、後退させたパット酸化膜２の空間が埋まる範
囲内で酸化させる（図９の工程（３１１）、図１の
（ｇ））。
厚さ約１０ｎｍのパット酸化膜２を形成する（図９の工
程（３０１）、（３０２）、図１の（ｂ））。 （２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２
００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分
離熱酸化膜５を形成する時の酸化防止膜として使用する
（図９の工程（３０３）、図１の（ｃ））。 （３）窒化珪素膜１２上にホトレジスト１３を形成する
（図９の工程（３０４））。 （４）通常の露光法を使用して、所望の位置のホトレジ
スト１３を除去した後、窒化珪素膜１２、パット酸化膜
２を除去し、等方性エッチング法（ウェットもしくは、
ドライエッチング法）を用いて露出したシリコン基板１
を、０より大きく、２０μｍ以下の範囲で除去する（図
９の工程（３０５）〜（３０７）、図１の（ｄ））。 （５）窒化珪素膜１２をマスクとして、シリコン基板１
の表面の側壁がシリコン基板１に対して所定の角度（例
えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝
を形成する（図９の工程（３０８）、図１の（ｅ））。 （６）ホトレジスト１３を除去した後、パット酸化膜２
を５〜４０ｎｍ程度エッチング除去して後退させる（図
９の工程（３０９）、（３１０）、図１の（ｆ））。 （７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス
混合酸化雰囲気で（ガス流量比をｒとあすると、０≦ｒ
≦０．５の範囲）、熱酸化し、半導体基板１に形成した
溝部分を、後退させたパット酸化膜２の空間が埋まる範
囲内で酸化させる（図９の工程（３１１）、図１の
（ｇ））。
【００５９】（８）化学気相蒸着（ＣＶＤ）法、スパッ
タ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む
（以下、埋め込み絶縁膜６）。また、これら化学気相蒸
着法、スパッタ法等で製作したシリコン酸化膜等は一般
に密度が粗な膜であることから、埋め込み絶縁膜６堆積
後、緻密化を目的として、１１００℃前後のアニールま
たは酸化雰囲気中でシリコン基板１を酸化させてもよい
（図９の工程（３１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図９の工程（３１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図９の工程
（３１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な、例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。
タ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む
（以下、埋め込み絶縁膜６）。また、これら化学気相蒸
着法、スパッタ法等で製作したシリコン酸化膜等は一般
に密度が粗な膜であることから、埋め込み絶縁膜６堆積
後、緻密化を目的として、１１００℃前後のアニールま
たは酸化雰囲気中でシリコン基板１を酸化させてもよい
（図９の工程（３１２）、図１の（ｈ））。 （９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜１２
はエッチングストッパーとなり、窒化珪素膜１２下のシ
リコン基板１がエッチングされることを防止する働きを
持つ（図９の工程（３１３）、図１の（ｉ））。 （１０）そして、窒化珪素膜１２及びパット酸化膜２を
除去することで溝埋め込み構造は完了する（図９の工程
（３１４）、図１の（ｊ））。その後、トランジスタ構
造製造に必要な、例えばゲート酸化膜、ゲート電極の形
成、不純物の導入、配線、層間絶縁膜等、多層配線構造
の形成、表面保護膜の形成等を経て、半導体装置が完成
する。
【００６０】次に、図を参照して本発明の第３の実施形
態の作用効果を説明する。この第３実施形態の作用効果
は、上述した第１の実施形態でも説明したように（図４
参照）、後退させたパット酸化膜２の空間が埋まった後
では、窒化珪素膜１２に反り変形が発生し、この膜の曲
げによる力によって窒化珪素膜１２下のパット酸化膜２
及びシリコン基板１には圧縮応力が発生するため、この
応力により酸化が抑制され、結果として、溝上端部近傍
のシリコン基板１の形状が尖ったものとなる。
態の作用効果を説明する。この第３実施形態の作用効果
は、上述した第１の実施形態でも説明したように（図４
参照）、後退させたパット酸化膜２の空間が埋まった後
では、窒化珪素膜１２に反り変形が発生し、この膜の曲
げによる力によって窒化珪素膜１２下のパット酸化膜２
及びシリコン基板１には圧縮応力が発生するため、この
応力により酸化が抑制され、結果として、溝上端部近傍
のシリコン基板１の形状が尖ったものとなる。
【００６１】上述したように、酸化量を後退させたパッ
ト酸化膜２の空間が埋まる範囲内とすることにより、反
り変形による圧縮応力が発生しなくなるため、シリコン
基板１の上端部の酸化が滑らかに進行し、結果としてシ
リコン基板１の上端近傍の曲率化が図られることにな
る。さらに、パット酸化膜２の後退量を第１の実施形態
で示したように、５〜４０ｎｍの範囲としているため、
溝上端部上面で段差の発生を防止できる。
ト酸化膜２の空間が埋まる範囲内とすることにより、反
り変形による圧縮応力が発生しなくなるため、シリコン
基板１の上端部の酸化が滑らかに進行し、結果としてシ
リコン基板１の上端近傍の曲率化が図られることにな
る。さらに、パット酸化膜２の後退量を第１の実施形態
で示したように、５〜４０ｎｍの範囲としているため、
溝上端部上面で段差の発生を防止できる。
【００６２】上記理由により、本発明の第３の実施形態
によれば、溝分離構造の基板側上端近傍の曲率半径を３
ｎｍよりも十分大きくすることができ、また、段差発生
を防止できるため、ゲート電極膜端部近傍の電界集中に
起因したトランジスタのリーク電流増加あるいは耐圧特
性の低下を防止でき、トランジスタの電気的信頼性を向
上できるという効果がある。
によれば、溝分離構造の基板側上端近傍の曲率半径を３
ｎｍよりも十分大きくすることができ、また、段差発生
を防止できるため、ゲート電極膜端部近傍の電界集中に
起因したトランジスタのリーク電流増加あるいは耐圧特
性の低下を防止でき、トランジスタの電気的信頼性を向
上できるという効果がある。
【００６３】なお、図９に示した製造工程において、工
程３０８と工程３１０との間にホトレジスト除去工程３
０９が設定されているが、この工程３０９は、工程３０
８と工程３１０との間ではなく、工程３０６と工程３０
７との間に設定することもできる。
程３０８と工程３１０との間にホトレジスト除去工程３
０９が設定されているが、この工程３０９は、工程３０
８と工程３１０との間ではなく、工程３０６と工程３０
７との間に設定することもできる。
【００６４】また、この第３の実施形態の（６）工程後
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。
に、等方性のエッチング方法により、シリコンエッチン
グをさらに２ｎｍから３ｎｍ程度加えると、図６に示す
ように、上端部の鋭利部が除去されるため、酸化量が少
なくても、シリコン端部形状に鋭利部をなくすことがで
きる。これにより、さらに曲率半径は大きくなり、さら
に少ない酸化量約５ｎｍ（溝形成時のダメージを除去す
るのに必要な酸化量）で大きな曲率半径の溝上端部を形
成することが可能となる。
【００６５】
【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。溝上端部近傍のシ
リコン基板上面で基板段差を形成せず、しかも溝上端部
に所定以上の曲率半径を確保させることができる半導体
装置の製造方法及び半導体装置を実現することができ
る。
ているため、次のような効果がある。溝上端部近傍のシ
リコン基板上面で基板段差を形成せず、しかも溝上端部
に所定以上の曲率半径を確保させることができる半導体
装置の製造方法及び半導体装置を実現することができ
る。
【００６６】したがって、溝分離構造を有する半導体装
置において、回路を構成するトランジスタや容量の耐圧
特性を向上することができる。
置において、回路を構成するトランジスタや容量の耐圧
特性を向上することができる。
【図１】本願に係る第１の実施形態の溝分離構造の製造
工程の模式図である。
工程の模式図である。
【図２】本願に係る第１の実施形態の製造工程を示すフ
ローチャートである。
ローチャートである。
【図３】本願に係る第１の実施形態の作用効果を説明す
る図である。
る図である。
【図４】本願に係る第１の実施形態の作用効果を説明す
る図である。
る図である。
【図５】本願に係る第１の実施形態の作用効果を説明す
る図である。
る図である。
【図６】本願に係る第１の実施形態の作用効果を説明す
る図である。
る図である。
【図７】本願に係る第２の実施形態の製造工程を示すフ
ローチャートである。
ローチャートである。
【図８】本願に係る第２の実施形態の作用効果を説明す
る図である。
る図である。
【図９】本願に係る第３の実施形態の製造工程を示すフ
ローチャートである。
ローチャートである。
【図１０】従来の選択酸化法における溝分離構造の製造
工程の模式図である。
工程の模式図である。
１ シリコン基板
２ パット酸化膜
３ 酸化防止膜
４ 基板鋭角部
５ 素子分離熱酸化膜
６ 埋め込み絶縁膜
７ ゲート酸化膜
８ ゲート電極膜
９ 絶縁膜
１０ 配線
１１ 層間絶縁膜
１２ 窒化珪素膜
１３ ホトレジスト
１４ 基板段差
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 吉田 安子
東京都小平市上水本町五丁目20番地１号
株式会社 日立製作所 半導体事業部
内
(72)発明者 鈴木 範夫
東京都小平市上水本町五丁目20番地１号
株式会社 日立製作所 半導体事業部
内
(72)発明者 児島 雅之
東京都小平市上水本町五丁目20番地１号
株式会社 日立製作所 半導体事業部
内
(56)参考文献 特開 昭58−206136（ＪＰ，Ａ)
特開 平２−174140（ＪＰ，Ａ)
特開 平７−176604（ＪＰ，Ａ)
特開 平９−129720（ＪＰ，Ａ)
特開 平２−260660（ＪＰ，Ａ)
特開 平３−48440（ＪＰ，Ａ)
特開 平２−231739（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76
Claims (10)
- 【請求項１】半導体装置の製造方法において、 （ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分を酸化する工程
と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】半導体装置の製造方法において、 （ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲、
上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分をＨ2／Ｏ2のガ
ス比が１.８以下の酸化雰囲気中で酸化する工程と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項３】半導体装置の製造方法において、 （ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分を、後退させた
パット酸化膜の空間が埋まる範囲内で酸化する工程と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体の製造方法。 - 【請求項４】半導体装置の製造方法において、 （ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板に形成した溝部分を、酸化雰囲気
がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退させた
パット酸化膜の空間が埋まる範囲内の条件で酸化する工
程と、 （ｈ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｉ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｊ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体の製造方法。 - 【請求項５】半導体装置の製造方法において、 （ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ
以上形成する工程と、 （ｂ）上記パット酸化膜の上に酸化防止膜を形成する工
程と、 （ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を
除去させ、半導体基板表面を露出させる工程と、 （ｄ）露出した半導体基板の表面を等方性エッチング法
にて、零より大きく２０ｎｍ以下の範囲で除去させる工
程と、 （ｅ）上記酸化防止膜をマスクとして、上記半導体基板
に所定の深さの溝を形成する工程と、 （ｆ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲
で、上記溝の上端部から後退させる工程と、 （ｇ）上記半導体基板の溝上端部の角部を除去し、丸み
を設ける工程と、 （ｈ）上記半導体基板に形成した溝部分を酸化する工程
と、 （ｉ）上記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程と、 （ｊ）上記酸化防止膜の上に形成された上記埋め込み絶
縁膜を除去する工程と、 （ｋ）上記半導体基板の回路形成面の上に形成された上
記酸化防止膜を除去する工程と、 （ｌ）上記半導体基板の回路形成面の上に形成された上
記パット酸化膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項６】半導体基板の回路形成面にパット酸化膜を
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出し、露出した半導体
基板を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去し、上記酸化防止膜をマスクとして、
上記半導体基板に所定の深さの溝を形成し、上記パット
酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上端部
から後退させ、上記半導体基板に形成した溝部分を酸化
し、酸化させた溝内部に埋め込み絶縁膜を埋め込み、上
記酸化防止膜の上に形成された上記埋め込み絶縁膜を除
去し、上記半導体基板の回路形成面の上に形成された上
記酸化防止膜及び上記パット酸化膜を除去して製造され
ることを特徴とする半導体装置。 - 【請求項７】半導体基板の回路形成面にパット酸化膜を
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出し、露出した半導体
基板を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去し、上記酸化防止膜をマスクとして、
上記半導体基板に所定の深さの溝を形成し、上記パット
酸化膜を５ｎｍから４０ｎｍの範囲、上記溝の上端部か
ら後退させ、上記半導体基板に形成した溝部分をＨ2／
Ｏ2のガス比が１.８以下の酸化雰囲気中で酸化し、この
酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸
化防止膜の上に形成された上記埋め込み絶縁膜を除去
し、上記半導体基板の回路形成面の上に形成された上記
酸化防止膜及び上記パット酸化膜を除去して製造される
ことを特徴とする半導体装置。 - 【請求項８】半導体基板の回路形成面にパット酸化膜を
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出し、露出した半導体
基板を等方性エッチング法にて、零より大きく２０ｎｍ
以下の範囲で除去し、上記酸化防止膜をマスクとして、
上記半導体基板に所定の深さの溝を形成し、上記パット
酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上端部
から後退させ、上記半導体基板に形成した溝部分を、後
退させたパット酸化膜の空間が埋まる範囲内で酸化し、
酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸
化防止膜の上に形成された上記埋め込み絶縁膜を除去
し、上記半導体基板の回路形成面の上に形成された上記
酸化防止膜及び上記パット酸化膜を除去して製造される
ことを特徴とする半導体装置。 - 【請求項９】半導体基板の回路形成面にパット酸化膜を
５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜
を形成し、所望の位置の上記酸化防止膜及びパット酸化
膜を除去して半導体基板表面を露出させ、露出した半導
体基板を等方性エッチング法にて、零より大きく２０ｎ
ｍ以下の範囲で除去し、上記酸化防止膜をマスクとし
て、上記半導体基板に所定の深さの溝を形成し、上記パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させ、上記半導体基板に形成した溝部分
を、酸化雰囲気がＨ2／Ｏ2のガス比が１．８以下、酸化
量は後退させたパット酸化膜の空間が埋まる範囲内の条
件で酸化し、上記酸化させた溝内部に埋め込み絶縁膜を
埋め込み、上記酸化防止膜の上に形成された上記埋め込
み絶縁膜を除去し、上記半導体基板の回路形成面の上に
形成された上記酸化防止膜及び上記パット酸化膜を除去
して製造されることを特徴とする半導体装置。 - 【請求項１０】半導体基板の回路形成面にパット酸化膜
を５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止
膜を形成し、所望の位置の上記酸化防止膜及びパット酸
化膜を除去して半導体基板表面を露出させ、露出した半
導体基板を等方性エッチング法にて、零より大きく２０
ｎｍ以下の範囲で除去し、上記酸化防止膜をマスクとし
て、上記半導体基板に所定の深さの溝を形成し、上記パ
ット酸化膜を５ｎｍから４０ｎｍの範囲で、上記溝の上
端部から後退させ、上記半導体基板の溝上端部の角部を
除去し、丸みを設け、上記半導体基板に形成した溝部分
を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋
め込み、上記酸化防止膜の上に形成された上記埋め込み
絶縁膜を除去し、上記半導体基板の回路形成面の上に形
成された上記酸化防止膜及び上記パット酸化膜を除去し
て製造されることを特徴とする半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP03588298A JP3523048B2 (ja) | 1998-02-18 | 1998-02-18 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03588298A JP3523048B2 (ja) | 1998-02-18 | 1998-02-18 | 半導体装置の製造方法及び半導体装置 |
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ID=12454387
Family Applications (1)
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|---|---|---|---|
| JP03588298A Expired - Fee Related JP3523048B2 (ja) | 1998-02-18 | 1998-02-18 | 半導体装置の製造方法及び半導体装置 |
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| JP2003017595A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体装置 |
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| CN104425216A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 具有沟槽的半导体衬底的光刻方法 |
-
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- 1998-02-18 JP JP03588298A patent/JP3523048B2/ja not_active Expired - Fee Related
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