JP2001345375A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Abstract
レンチ部を形成する。 【構成】 半導体基板上に、素子分離領域に対応した開
口部を有するマスク層を形成する工程と、マスク層をマ
スクとして、HBrおよびCF4を含むガスを用いて半導体基
板をエッチングする第1のエッチング工程と、マスク層
をマスクとして、HBrを含むガスを用いて半導体基板を
エッチングする第2のエッチングを行い、トレンチ部を
形成する第2のエッチング工程と、トレンチ部を埋め込
む酸化膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。
Description
るものであり、特にトレンチにより素子分離を行う際の
トレンチ部の形成方法に係るものである。
形成する技術として、トレンチによる素子分離技術が導
入されている。一般的なトレンチによる素子分離工程
は、半導体基板に所定形状のSiN膜などをマスクとし
て、エッチングによってトレンチ部を形成する。その
後、CVD法で形成した酸化膜によってトレンチ部を埋め
込み、埋め込んだ酸化膜を化学的機械的研磨(CMP)に
よって研磨を行うことで素子分離領域を形成する。
トレンチの形成方法ではSiN膜除去時にトレンチの角部
が露出してしまう場合があり、トランジスタとしての特
性が変化してしまう場合があった。(図8参照)あるい
は素子として動作させた場合に角部に電界が集中する等
の課題があった。
めに、本発明の代表的な半導体装置の製造方法では半導
体基板上に、素子分離領域に対応した開口部を有するマ
スク層を形成する工程と、 マスク層をマスクとして、H
BrおよびCF4を含むガスを用いて半導体基板をエッチン
グする第1のエッチング工程と、マスク層をマスクとし
て、HBrを含むガスを用いて半導体基板をエッチングす
る第2のエッチングを行い、トレンチ部を形成する第2の
エッチング工程と、トレンチ部を埋め込む酸化膜を形成
する工程とを有することを特徴とする。
明の第1の実施の形態における半導体装置の製造方法を
示す図である。以下図1を用いて本発明第1の実施の形
態について説明する。
さ2000Å程度のPAD酸化膜2を形成し、その後、同じくCV
D法により厚さ500Å〜5000Å程度のSiN膜3(窒化膜)を
形成する。(図1-A参照)
のパターンを有するマスクを用いてレジスト4を露光す
る。レジスト4は露光領域に応じてパターニングされ
る。(図1-B参照)
酸化膜2がプラズマエッチングによりエッチングされ
る。このエッチングが素子分離領域に対応する部分のSi
N膜3に開口部を形成する。その後レジスト4およびSiN膜
3をマスクとして、以下に詳細に説明するような方法で
トレンチ部5がエッチングにより形成される。
ductively Coupled Plasma)と言う方式でプラズマを発
生させながら行うエッチングである。本実施の形態では
トレンチ部を形成するエッチングは2段階に分けて行わ
れる。
グ装置のチャンバ内に導入され、以下のような条件で第
1のエッチングが行われる。 ガス流量 HBr/CF4 = 20/80sccm 上部電極/下部電極へのPower :700W/150W 圧力 : 15mTorr エッチング時間 : 10sec この第1のエッチングにより半導体基板1にはトレンチの
ラウンド部が形成される。(図1-C参照)
トレンチにはラウンド部は形成されず、角部を有する構
造となる。それに対し本願発明ではこの第1のエッチン
グにおいてCF4ガスを添加することにより、角が形成さ
れず、緩やかなラウンドを有する形状のトレンチエッチ
ングが可能となる。これはCF4のガスの添加により、SiN
膜3の開口部側壁にフッ素を含む反応生成物が付着し、
トレンチ端部のエッチングレートを遅くしているためだ
と推測される。
ような効果を得ることが出来るが、CF4ガスの添加の割
合でこのラウンド形状は異なってくる。図2-AはHBr:CF
4=4:1とした場合のトレンチ部の断面形状を示す図であ
り、図2-BはHBr:CF4=1:4とした場合の断面形状を示す
図である。
量を、ある割合以上にした方がより緩やかで良好なラウ
ンド形状を得ることが出来る。このようなラウンド形状
を得るには以下の条件の範囲内で第1のエッチングを行
うことが好ましい。 HBr/CF4ガス比 : HBr:CF4=1:2〜1:5 上部電極へのPower : 500W以上 圧力 : 10mTorr〜30mTorr エッチング時間 : 10sec〜20sec この第1のエッチングはラウンド部を形成することが出
来る程度の時間行えばよく、10秒〜20秒程度が望まし
い。
止し、HBrガスで第2のエッチングが行われる。HBrガス
のエッチングは以下のような条件で行われる。 ガス流量:HBr/O2 = 90/5sccm 上部電極/下部電極 Power: = 600/66W, 圧力:5mTorr エッチング時間:85sec 本実施の形態では、上述した第1、第2のエッチングは同
一チャンバ内で連続的に行われる。
れるトレンチ部は深さ2500Å〜5000Åである。このトレ
ンチ部5は底部の幅よりも若干開口部の幅の方が広くな
っている。このようにトレンチ部5を設けるのは、後の
酸化膜埋め込み工程でトレンチ底部付近にまで酸化膜が
十分に埋め込まれる様にするためである。なおこの二段
階のエッチングはレジスト4を除去した後に、SiN膜3の
みをマスクとして行ってもよいが、工程の簡略化、窒化
膜形状の変化を低減する観点などから見ればレジスト4
および窒化膜3をマスクとして用いた方が好ましい。(図
1-D参照)
gh Density Plasma)を用いたCVD法によって埋め込み酸
化膜6を形成する。この工程によりトレンチ部5は酸化膜
6によって埋め込まれる。 (図1-E参照)
に残存する埋め込み酸化膜6をSiN膜3の表面まで研磨す
る。その後SiN膜3、PAD酸化膜2を除去することでトレン
チによる素子分離の形成工程を終了する。(図1-F参
照)
ば、まずHBrガスにCF4ガスを添加した第1のエッチング
によりトレンチにラウンド部を形成し、その後HBrガス
で第2のエッチングを行うため、トレンチの角部は緩や
かなラウンド形状に形成され、電界の集中等のない良好
な形状のトレンチによる素子分離領域を形成できる。
施の形態を示す図であり、以下図3を用いて本発明第2の
実施の形態について説明する。なお、以降の実施の形態
では第1の実施の形態と共通する要素については同様の
符号を用いて説明する。
ッチングして、レジスト4およびSiN膜3をトレンチ形成
時のマスクとする工程までは第1の実施の形態と同様で
ある。(図3-B参照)
る第1のエッチングの際に、さらにCH2F2ガスを加えるこ
とを特徴とする。第2の実施の形態では、トレンチ部を
形成する際の第1のエッチングは以下に示す条件で行わ
れる。 HBr/CF4/CH2F2 = 20/60/20sccm 上部電極へのPower :400W 圧力 : 15mTorr エッチング時間 : 10sec この第1のエッチングによりトレンチ部はテーパ状にエ
ッチングされる。(図3-C参照) このようにテーパ状にエッチングされるのはCF4/CH2F2
の比が2:1〜3:1の範囲内の時である。
止し、HBrガスで第2のエッチングが行われる。この第2
のエッチングは第1の実施の形態と同様の条件で行われ
る。本実施の形態では、上述した第1、第2のエッチング
は同一チャンバ内で連続的に行われる。(図3-D参照)
めに1050℃〜1100℃で熱酸化処理を行う。この熱酸化処
理によってテーパ形状がより良好なラウンド形状へと変
化する。この後、埋め込み酸化膜6を形成しCMPによる研
磨を行う工程は第1の実施の形態と同様である。
グのガスにCH2F2を添加することにより、パターンの疎
密に関わらず安定したテーパ形状のエッチングが可能と
なる。さらにトレンチエッチングの後に熱酸化による丸
め処理を施すことで、テーパの角部が丸められ、極めて
良好なトレンチ部の形状を得る事が可能となる。
の形態を示す図である。以下図4を用いて第3の実施の形
態について説明する。本発明第3の実施の形態では半導
体装置の製造工程においてトレンチの角部が露出するこ
とによる特性の変化を防ぐ事が可能である。
化膜2に開口部を形成する工程までは第1、第2の実施の
形態と同様である。(図4-A参照)
をマスクとして通常のトレンチのエッチングを行う。こ
のエッチングは第1、第2の実施の形態の第2のエッチン
グ(HBr/O2によるエッチング)と同様の条件で行われ
る。(図4-B参照)
ンストリーム型のプラズマエッチングによってSiN膜3の
等方向エッチングを行う。この等方向エッチングによっ
てトレンチ近傍のSiN膜は後退する。つまりトレンチ部5
を形成した時よりもSiN膜3の開口部が若干拡大する。
効果を得ることは可能であるが、プラズマエッチングで
はシリコン基板にダメージを与える場合があるので熱燐
酸(H3PO4)の化学反応による等方向エッチングの方が
望ましい。本実施の形態では具体的には160℃の熱燐酸
を用いて10分程度エッチングが行われる。(図4-C参照)
埋め込み酸化膜6が形成さる。その後CMPによって埋め込
み酸化膜6がSiN膜3の表面部分まで研磨される。
により、埋め込み酸化膜6がトレンチ角部を覆う形で形
成される。(図4-E参照)
開口端部から近辺のアクティブ上(半導体基板の主表面
上)に延在した形状となる。この酸化膜6の延在した部
分が、SiN膜3、PAD酸化膜2の除去時等にトレンチの角部
が露出し、素子特性が変化してしまうのを防ぐ働きをす
る。
時より大きくなるので、埋め込み酸化膜6がより確実に
トレンチ部5に埋め込まれる。これによってより安定し
た素子分離領域の形成が可能となる。
ためには、SiN膜3を300Å〜500Å程度後退させ、トレン
チの角部上に乗り上げる酸化膜が300Å〜500Å程度ある
ことが望ましい。この幅を図4-CでLで示す。
上)に形成される酸化膜の幅が300Å以下となるとSiN膜
3およびPAD酸化膜2を除去する際にトレンチの開口端部
の酸化膜が除去されてしまい、トレンチ角部が露出され
てしまう危険性がある。従ってSiN膜3は少なくとも300
Å後退させ、トレンチの角部の上に形成される酸化膜の
幅を300Å以上に形成できるようにする。
は、残存するSiN膜3の幅がそれだけ狭くなる。SiN膜3は
CMPのよって研磨する際のストッパ膜として働くため、S
iN膜3の幅を狭くしてしまうと、CMPによる研磨の終点を
特定することが困難になり、過剰に研磨してしまう恐れ
がある。そのためSiN膜を後退させる幅は500Å以下が望
ましい。
ば、トレンチの開口端部の周囲のアクティブ上に酸化膜
が形成されることで、トレンチの開口端部が露出するこ
とを防ぎ、安定した素子特性を得ることが可能である。
施の形態を示す図である。以下図5を用いて第4の実施の
形態について説明する。トレンチ部分を形成した後に熱
燐酸(H3PO4)によってSiN膜3の等方向エッチングを行
う工程までは第3の実施の形態と同様である。
熱酸化によってトレンチの角部をラウンド形状にする工
程(丸め処理)が行われる。なおこの工程は1050℃〜11
00℃でのドライ酸化処理で行われる。
表面を熱処理により酸化する場合、その酸化特性として
は、酸化条件以外にも、物理的な応力に依存しているこ
とがわかっている。具体的には、トレンチ角部のよう
に、構造的に応力集中が生じやすい領域においての酸化
速度は、応力が分散しやすい平坦部の酸化速度に比較し
て遅くなる。また、通常のトレンチ角部においては、上
部にSiN膜が形成されているため、酸化膨張の進行が困
難な環境となってしまう。そこで本実施の形態のよう
に、SiN膜を後退させた後に熱酸化することで、SiNの応
力に影響されずに良好なラウンド形状を形成することが
可能となる。
熱酸化膜が形成され、トレンチの角部は丸められラウン
ド形状となる。
形成し、埋め込み酸化膜6をCMPで研磨する工程について
は他の実施の形態と同様である。
よる丸め処理によって明確な角部を有していない形状と
なる。しかしながらSiN膜3を後退させることによってト
レンチの開口端部(基板の主表面と同一の高さとなる部
分)が酸化膜によって覆われ、酸化膜は一部トレンチ周
囲のアクティブ上に延在していることは第3の実施の形
態と同様である。
おける効果に加え、角部がラウンド形状となった良好な
トレンチの形状を得ることが可能である。したがって素
子として動作させた場合に電界が集中することを防ぐこ
とも可能となる。
施の形態を示す図である。以下図6を用いて第5の実施の
形態について説明する。トレンチ部分を形成した後に熱
燐酸(H3PO4)によってSiN膜の等方向エッチングを行う
工程までは第3の実施の形態と同様である。
させた後、再度トレンチエッチング処理を実施する。
エッチングを実施すると、プラズマ電界集中により、ト
レンチ側壁部、および底部に比較して、角部のエッチン
グが進行する。この効果により、酸化前段階において、
良好なテーパ形状が実現可能でとなる。
ラウンド形状とする丸め処理が行われる。この処理によ
り、トレンチの角部は第4の実施の形態よりもさらに緩
やかなラウンド形状を有するトレンチとなる。この熱処
理は1050℃〜1100℃のドライ酸化処理である。
形成し、埋め込み酸化膜6をCMPで研磨する工程について
は他の実施の形態と同様である。
る丸め処理によって明確な角部を有していない。しかし
ながらSiN膜3を後退させることによってトレンチの基板
表面の開口端部が酸化膜によって覆われていることは第
3の実施の形態と同様である。
の効果に加え、第4の実施の形態よりもさらに緩やかな
ラウンド形状を有する良好なトレンチを形成することが
可能である。
施の形態を示す図である。以下図6を用いて第5の実施の
形態について説明する。SiN膜3をマスクとしてトレンチ
部を形成する工程までは第3〜第5の実施の形態と同様で
ある。
に第1の熱酸化処理を行いトレンチの角部をラウンド形
状にする工程が行われる。この第1の熱酸化処理は1050
℃〜1100℃のドライ酸化処理である。
等方向エッチングを行う。第1の熱酸化処理によって、
シリコン基板の表面には薄い酸化膜が形成されている。
したがって、熱燐酸の処理時に、トレンチ部5内部のシ
リコン表面は、直接薬液に接触することはない。
し、トレンチ部5を埋め込む。この時、採用する酸化膜
としては、ポーラス、もしくは膜中に水分を含有する酸
化膜が望ましい。
後に第2の熱処理を施し、さらにトレンチの角部をラウ
ンド形状にする。この第2の熱酸化処理はドライ酸化よ
りも酸化の進行が早いウェット酸化で行われる。
がCVD酸化膜で覆われているものの、CVD酸化膜の物理的
応力は、窒化膜に比較して小さいため、トレンチ角部の
丸めが進行する。
力が高いため、十分な丸め効果が得られない可能性があ
る。そこである程度ポーラスな構造であることが望まし
い。またこの第2の熱処理によって埋め込み酸化膜6は緻
密化され良好な酸化膜となる。
酸化膜の除去工程は他の実施の形態と同様である。
様、良好なトレンチの形状を形成することが可能である
ことに加えて、シリコン基板が熱燐酸にさらされること
もなく、より安定した素子特性を得る事が可能となる。
図。
図。
図。
図。
図。
図。
図。
Claims (8)
- 【請求項1】 半導体基板上に、素子分離領域に対応し
た開口部を有するマスク層を形成する工程と、 前記マスク層をマスクとして、HBrおよびCF4を含むガス
を用いて前記半導体基板をエッチングする第1のエッチ
ング工程と、 前記マスク層をマスクとして、HBrを含むガスを用いて
前記半導体基板をエッチングする第2のエッチングを行
い、トレンチ部を形成する第2のエッチング工程と、 前記トレンチ部を埋め込む酸化膜を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記第1のエッチング工程はCH2F2ガスを
含むエッチング工程であることを特徴とする請求項1に
記載の半導体装置の製造方法。 - 【請求項3】 前記第2のエッチング工程後に前記トレ
ンチ内部表面を熱酸化する工程を有することを特徴とす
る請求項2に記載の半導体装置の製造方法。 - 【請求項4】 半導体基板上に、素子分離領域に対応し
た開口部を有するマスク層を形成する工程と、 前記マスク層をマスクとして前記半導体基板をエッチン
グし、トレンチ部を形成する工程と、 前記マスク層を等方性エッチングし、前記マスク層の開
口部を拡大する工程と、 前記半導体基板上全面に酸化膜を形成し、前記トレンチ
部に酸化膜を埋め込む工程と、 前記マスク層上に形成された前記酸化膜を研磨除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項5】 前記マスク層の開口部を拡大する工程後
に前記トレンチ内部表面を熱酸化する工程を有すること
を特徴とする請求項4に記載の半導体装置の製造方法。 - 【請求項6】 半導体基板上に、素子分離領域に対応し
た開口部を有するマスク層を形成する工程と、 前記マスク層をマスクとして前記半導体基板をエッチン
グする工程と、 前記マスク層を等方性エッチングし、前記マスク層の開
口部を拡大する工程と、 前記拡大された開口部を有するマスク層をマスクとし
て、前記半導体基板をエッチングし、トレンチ部を形成
する工程と、 前記半導体基板上全面に酸化膜を形成し、前記トレンチ
部に酸化膜を埋め込む工程と、 前記マスク層上に形成された前記酸化膜を研磨除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項7】 半導体基板上に、素子分離領域に対応し
た開口部を有するマスク層を形成する工程と、 前記マスク層をマスクとして半導体基板をエッチング
し、トレンチ部を形成する工程と、 第1の熱処理により前記トレンチ部内部に酸化膜を形成
する工程と、 前記マスク層を等方性エッチングし、前記マスク層の開
口部を拡大する工程と、 前記半導体基板上全面に酸化膜を形成し、前記トレンチ
部に酸化膜を埋め込む工程と、 第2の熱処理により前記トレンチの角部をラウンド形状
とする工程と、 前記マスク層上に形成された前記酸化膜を研磨除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項8】 半導体基板に形成された素子分離領域と
してのトレンチ部と、 前記トレンチ部周辺に形成されたアクティブ領域と 前記トレンチ部に埋め込まれた酸化膜を有し、 前記酸化膜は前記トレンチ部の開口端部から前記トレン
チ部周囲のアクティブ領域上へと延在する部分を有して
いることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000161928A JP2001345375A (ja) | 2000-05-31 | 2000-05-31 | 半導体装置および半導体装置の製造方法 |
US09/864,201 US6444540B2 (en) | 2000-05-31 | 2001-05-25 | Semiconductor apparatus and method for fabricating the same |
US10/175,863 US6806164B2 (en) | 2000-05-31 | 2002-06-21 | Semiconductor apparatus and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000161928A JP2001345375A (ja) | 2000-05-31 | 2000-05-31 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
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---|---|
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JP (1) | JP2001345375A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005175421A (ja) * | 2003-12-11 | 2005-06-30 | Hynix Semiconductor Inc | 半導体素子の素子分離膜の形成方法 |
JP2007013074A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040243118A1 (en) * | 2001-06-01 | 2004-12-02 | Ayers Gregory M. | Device and method for positioning a catheter tip for creating a cryogenic lesion |
US7183217B2 (en) * | 2001-06-22 | 2007-02-27 | Tokyo Electron Limited | Dry-etching method |
US6500727B1 (en) * | 2001-09-21 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company | Silicon shallow trench etching with round top corner by photoresist-free process |
US6709984B2 (en) * | 2002-08-13 | 2004-03-23 | Hitachi High-Technologies Corporation | Method for manufacturing semiconductor device |
KR100513799B1 (ko) * | 2003-06-30 | 2005-09-13 | 주식회사 하이닉스반도체 | 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법 |
US20050074907A1 (en) * | 2003-10-06 | 2005-04-07 | Adrian Kriz | Semi-conductor wafer fabrication |
JP2005197474A (ja) * | 2004-01-07 | 2005-07-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2006049685A (ja) * | 2004-08-06 | 2006-02-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
US8133817B2 (en) * | 2007-11-29 | 2012-03-13 | Applied Materials, Inc. | Shallow trench isolation etch process |
US9006079B2 (en) * | 2012-10-19 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming semiconductor fins with reduced widths |
CN103839867A (zh) * | 2012-11-21 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 改善浅沟槽隔离介电材料刻蚀形貌的方法 |
US20150017774A1 (en) * | 2013-07-10 | 2015-01-15 | Globalfoundries Inc. | Method of forming fins with recess shapes |
CN103400795B (zh) * | 2013-08-14 | 2015-06-24 | 上海华力微电子有限公司 | 浅沟槽隔离工艺 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100213196B1 (ko) * | 1996-03-15 | 1999-08-02 | 윤종용 | 트렌치 소자분리 |
JPH09283614A (ja) | 1996-04-10 | 1997-10-31 | Sony Corp | トレンチ素子分離構造およびその形成方法 |
JPH10303289A (ja) * | 1997-04-30 | 1998-11-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP3602313B2 (ja) * | 1997-06-30 | 2004-12-15 | 富士通株式会社 | 半導体装置の製造方法 |
JPH11135609A (ja) | 1997-10-29 | 1999-05-21 | Seiko Epson Corp | 半導体装置の製造方法 |
US5994229A (en) * | 1998-01-12 | 1999-11-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Achievement of top rounding in shallow trench etch |
TW389982B (en) * | 1998-01-26 | 2000-05-11 | United Microelectronics Corp | Method of manufacturing shallow trench isolation |
JP3523048B2 (ja) | 1998-02-18 | 2004-04-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法及び半導体装置 |
US6218309B1 (en) * | 1999-06-30 | 2001-04-17 | Lam Research Corporation | Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features |
US6180533B1 (en) * | 1999-08-10 | 2001-01-30 | Applied Materials, Inc. | Method for etching a trench having rounded top corners in a silicon substrate |
US6150234A (en) * | 1999-12-16 | 2000-11-21 | Vlsi Technology, Inc. | Trench-diffusion corner rounding in a shallow-trench (STI) process |
US6391729B1 (en) * | 2000-03-09 | 2002-05-21 | Advanced Micro Devices, Inc. | Shallow trench isolation formation to eliminate poly stringer with controlled step height and corner rounding |
-
2000
- 2000-05-31 JP JP2000161928A patent/JP2001345375A/ja active Pending
-
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2002
- 2002-06-21 US US10/175,863 patent/US6806164B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005175421A (ja) * | 2003-12-11 | 2005-06-30 | Hynix Semiconductor Inc | 半導体素子の素子分離膜の形成方法 |
JP2007013074A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
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US6806164B2 (en) | 2004-10-19 |
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