KR20060074693A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 추가 공정을 실시하여 트렌치의 라운딩을 형성하는데 적합한 반도체 소자의 트렌치 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 트렌치 형성 방법은 반도체 기판 상에 트렌치 영역이 오픈된 하드마스크를 형성하는 단계; 상기 하드마스크를 식각 베리어로 바이어스 파워가 소스 파워보다 큰 조건으로 상기 반도체 기판을 1차 식각하여 식각된 상기 반도체 기판의 측면을 라운드지게 하는 단계; 및 상기 하드마스크를 식각 베리어로 소스 파워가 바이어스 파워보다 큰 조건으로 상기 반도체 기판을 2차 식각하는 단계를 포함한다.
라운딩, 트렌치, 소스 파워, 바이어스 파워

Description

반도체 소자의 트렌치 형성 방법{METHOD FOR FORMING TRENCH IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따라 형성된 트렌치의 단면을 나타낸 SEM 사진,
도 2a 내지 도 2d는 본 발명의 일실시예에 따라 형성된 트렌치의 단면을 나타낸 TEM 사진,
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 형성 방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드 산화막
33 : 질화막 34 : 버퍼 산화막
35 : 실리콘옥시나이트라이드 36 : 반사방지막
37 : 포토레지스트 패턴 38 : 트렌치
39 : 탑 코너 라운드
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성을 위한 트렌치 형성 방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 패터닝된 패드 질화막을 식각 베리어로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 열산화 공정을 실시하고, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하고 있다.
한편, 80nm 이하급 소자에서 ArF 포토레지스트 패턴의 사용은 필수적이고, 70nm 급에서는 ArF 포토레지스트 패턴의 사용과 더불어 포토레지스트 패턴의 두께가 더욱더 감소되어 진다.
또한, 70nm급 이하에서의 STI 공정은 포토레지스트 패턴을 사용하여 패드 질화막 및 패드 산화막을 식각하고, 포토레지스트 패턴을 제거한 후, 패터닝된 패드 질화막을 식각 베리어로 사용하여 트렌치 식각을 수행하고 있다.
이는 실리콘에 대한 포토레지스트의 식각 선택비가 떨어지는 저압 플라즈마 장비에서 트렌치 식각을 수행하는데 기인한 것이다. 이 경우, 트렌치 식각시 포토레지스트가 존재하지 않기 때문에 폴리머 형성이 어렵게 되며, 이에 따라 트렌치의 탑 코너 라운딩이 어려운 문제점이 있었다.
즉, 패드 질화막을 식각 베리어로 사용하여 트렌치 식각을 수행하면, 도 1a 및 도 1b에 도시된 바와 같이 트렌치 탑 코너 부분이 첨예화되어 문턱전압 특성, 리프레시 특성 등 소자의 동작 특성이 열화되는 문제점이 있다.
도 1a 및 도 1b는 종래 기술에 따라 형성된 트렌치의 단면을 나타낸 SEM 사진이다.
도 1a에 도시된 바와 같이, 종래 기술에 따라 얇은 두께의 포토레지스트 패턴(12)을 식각 베리어로 사용하여 반도체 기판을 건식 식각하여 트렌치를 형성할 때, 포토레지스트 패턴(12) 하부의 질화막(11)까지 어택(attack, A) 받은 것을 확인할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 소자분리 패턴에서 스페이스가 좁은 부분에서는 식각 정지(B)가 발생하여 트렌치 내부가 완전히 식각되지 않고 중간에 식각이 멈춰버리는 경우를 볼 수 있다.
상술한 바와 같이, 상기와 같은 문제점이 발생하기 때문에 70nm급 이하에서 STI 공정은 하드마스크 식각, 포토레지스트 패턴 스트립과 세정, 트렌치 식각으로 변경해야한다. 하지만 하드마스크를 식각 베리어로하는 트렌치 식각시에는 기존 포토레지스트 패턴 식각 베리어에 비해 탑 코너 라운딩 형성이 어려운 것으로 알려져 있다.
이는 기존 포토레지스트 패턴을 식각 베리어로 트렌치 식각시 포토레지스트 패턴에서 발생하는 카본(Carbon) 계열의 폴리머가 탑 코너 라운드 형성에 기여하지만 하드마스크 식각 베리어는 포토레지스트 패턴과 같은 폴리머 소스가 없기 때문에 수직한(Vertical) 탑 프로파일이 만들어지게 된다.
이와 같은 수직한 STI 탑 프로파일 구조는 후속 공정이 진행됨에 따라 필드산화막의 깊은 모우트(deep moat) 형성을 유발시키고, 이로 인해 전계 집중(electric field concentration)에 의한 셀 문턱 전압의 감소와 활성 영역 선폭 손실 및 모우트 영역에의 게이트 폴리실리콘 잔유물과 같은 여러가지 문제점들이 나타날 수 있어서, 결국 소자의 안정성 및 수율을 악화시키는 요소를 발생시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 추가 공정을 실시하여 트렌치의 라운딩을 형성하는데 적합한 반도체 소자의 트렌치 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 트렌치 형성 방법은 반도체 기판 상에 트렌치 영역이 오픈된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각 베리어로 바이어스 파워가 소스 파워보다 큰 조건으로 상기 반도체 기판을 1차 식각하여 식각된 상기 반도체 기판의 측면을 라운드지게 하는 단계, 및 상기 하드마스크를 식각 베리어로 소스 파워가 바이어스 파워보다 큰 조건으로 상기 반도체 기판을 2차 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따라 트렌치 식각시 탑 코너 라운드 형성 단계의 유/무와 탑 코너 라운드 형성 단계 지속 시간에 따른 탑 코너 라운드 형성 정도를 나타낸 고배율과 저배율의 TEM 사진이다.
도 2a는, 탑 코너 라운드 식각시 추가 공정 없이 반도체 기판(21) 식각을 진행하여 트렌치(25)를 형성한 트렌치의 단면 TEM 사진으로, 트렌치(25) 식각은 반도체 기판(21) 상에 패드 산화막(22)을 형성하고, 패드 산화막(22) 상의 질화막(23) 과 버퍼 산화막(24)이 적층된 하드마스크를 식각 베리어로 식각을 진행한다. 탑 코너 라운드 부위(A)에 라운드 없이 수직한 프로파일을 갖는 것을 볼 수 있다.
이어서 도 2b는, 트렌치 식각시 탑 코너 라운드 식각 단계를 추가하고 반도체 기판(21) 식각을 진행하여 트렌치(25)를 형성한 트렌치의 단면 TEM 사진으로, 탑 코너 라운드 식각 단계는 소스 파워를 350Ｗ, 바이어스 파워를 100Ｗ로 15˝동안 진행하고나서 하드마스크(23,24)를 식각 베리어로 반도체 기판(21)을 식각하여 트렌치(25)를 형성한다. 탑 코너 라운드(B)는 형성되지 않음을 알 수 있다.
이어서 도 2c는, 탑 코너 라운드 식각시 탑 코너 라운드 식각 단계를 추가하고 반도체 기판(21) 식각을 진행하여 트렌치(25)를 형성한 트렌치의 단면 TEM 사진으로, 탑 코너 라운드 식각 단계는 소스 파워를 100Ｗ, 바이어스 파워를 350Ｗ로
7˝동안 진행하고나서 하드마스크(23,24)를 식각 베리어로 반도체 기판(21)을 식각하여 트렌치(25)를 형성한다. 탑 코너 라운드(C)가 더 진행됨을 알 수 있다.
이어서 도 2d는, 탑 코너 라운드 식각시 탑 코너 라운드 식각 단계를 추가하고 반도체 기판(21) 식각을 진행하여 트렌치(25)를 형성한 트렌치의 단면 TEM 사진으로, 탑 코너 라운드 식각 단계는 소스 파워를 100Ｗ, 바이어스 파워를 350Ｗ로 15˝동안 진행하고나서 하드마스크(23,24)를 식각 베리어로 반도체 기판(21)을 식각하여 트렌치(25)를 형성한다. 도 2c와 비교해 볼 때, 탑 코너 라운드(D)가 더 라운드됨을 알 수 있다.
상기 도 2a 내지 도 2d를 살펴보면 트렌치 식각시 탑 코너 라운드 형성 단계에서만 조건에 따른 테스트가 진행되었고, 후속 트렌치 식각시에는 동일한 식각 조 건이 적용된다.
상술한 바와 같이, 도 2a 내지 도 2d의 TEM 사진의 결과에서 확인할 수 있듯이 탑 코너 라운드 형성 단계를 스킵(도 2a)하거나 단계를 추가하더라도 소스 파워가 바이어스 파워보다 높은 경우(도 2b)에는 탑 코너 라운드가 형성되지 않지만, 소스 파워보다 바이어스 파워를 크게 적용한 도 2c와 도 2d의 TEM 사진에서는 공정 시간 증가에 따라 탑 코너 라운드 정도가 증가함을 볼 수 있다.
계속해서, 도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 형성 방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 패드 산화막(32), 질화막(33), 버퍼 산화막(34), 실리콘옥시나이트라이드(35)를 차례로 증착한다. 이어서, 실리콘옥시나이트라이드(35) 상에 반사방지막(36)을 증착하고, 반사방지막(36) 상에 포토레지스트를 도포하고 노광 및 현상을 진행하여 포토레지스트 패턴(36)을 형성한다. 여기서, 질화막(33), 버퍼 산화막(34), 실리콘옥시나이트라이드(35) 층은 하드마스크(33,34,35)로 사용한다.
하드마스크(33,34,35) 구조에 대해 자세히 알아보면, 질화막을 단독 하드마스크로 사용하는 공정에서는 트렌치 식각 후에 기판 전면에 남아있는 질화막 두께의 균일도가 나빠지므로 후속 CMP 공정후에도 남아있는 질화막 잔유물로 인해 균일도가 떨어진다.
이와 같은, 질화막 잔유물은 후속 공정 진행후, 기판 전면에 모우트 깊이의 불균일성을 유발하게 된다. 따라서, 본 발명에서 사용한 3층 하드마스크(33,34,35) 에서 최상부 실리콘옥시나이트(35)는 소자분리 마스킹시 패터닝을 용이하게 하기 위한 역할을 하고, 버퍼 산화막(34)은 일정의 완충 역할을 하고, 질화막(33)은 후속 CMP 공정의 베리어 역할을 한다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(37)을 이용하여 하드마스크인 실리콘옥시나이트라이드(35), 버퍼 산화막(34), 질화막(33)과 패드 산화막(32)을 차례로 식각한 후, 포토레지스트 패턴(37)과 반사방지막(36)을 제거한다. 결과적으로 반도체 기판(31) 상에는 소자분리를 위한 하드마스크(33,34,35)만 남아있게 된다.
이어서, 도 3c에 도시된 바와 같이, 하드마스크(33,34,35)를 식각 베리어로 반도체 기판(31)을 1차 식각하고, 식각된 반도체 기판(31)을 라운드지게 하는 탑 코너 라운드 식각을 진행한다. 탑 코너 라운드 식각은 CF4/CHxFy/Ar 식각 가스를 혼합하여 실시하는데, 이 때, CHxFy 가스는 CHF3. CH2F2 를 단독 또는 혼합하여 사용한다.
또한, 종래 기술과 달리 소스 파워와 바이어스 파워 비율을 1:1∼5인 조건으로 실시하여 반도체 기판을 화학적 식각이 아닌 물리적 스퍼터링 식각을 진행하는 것이다.
한편, 탑 코너 라운드 1차 식각은 진행 시간이 길어질수록 라운드 정도가 증가하는 것을 도 2d에서 확인하였다.
계속해서, 반도체 기판(31)을 식각한 탑 코너 라운드 1차 식각을 실시하고 나서, 식각된 반도체 기판(31)을 예정 깊이 2700Å을 타깃으로 하여 2차 식각을 진행한다. 2차 식각은 Cl2/HBr/O2 식각 가스를 혼합하여 실시하고, 소스 파워와 바이어스 파워 비율을 2∼5:1인 조건으로 진행한다.
이와 같은 트렌치 식각 공정은 동일한 장비에서 연속적으로 진행하고, 하드마스크를 식각 베리어로 트렌치 식각후 탑 코너 라운드를 만들 수 있다. 또한, 도 2d에서 적용한 조건을 70nm STI 식각의 베이스 라인으로 채택하여 현재 진행중이다.
상술한 바와 같이, 하드마스크를 식각 베리어로 트렌치 식각을 진행할 때, 버티컬한 탑 코너 라운드 특성을 방지하기 위해 탑 코너 라운드 형성 단계를 추가한다. 또한, 이 공정을 진행할 때, 트렌치 식각 조건과 달리 소스 파워를 바이어스 파워보다 낮게 사용하는 것을 그 특징으로 한다. 따라서, 본 발명은 하드마스크를 식각 베리어로 사용하면서도 탑 코너 라운드를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하드마스크를 식각 베리어로 반도체 기판의 트렌치 식각 시, 탑 코너 라운드 형성 단계를 추가하고 후속 공정을 진행하므로써 모우트를 감소시키고 소자의 수율을 향상시키는 효과를 얻을 수 있다.

Claims (8)

  1. 반도체 기판 상에 트렌치 영역이 오픈된 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각 베리어로 바이어스 파워가 소스 파워보다 큰 조건으로 상기 반도체 기판을 1차 식각하여 식각된 상기 반도체 기판의 측면을 라운드지게 하는 단계; 및
    상기 하드마스크를 식각 베리어로 소스 파워가 바이어스 파워보다 큰 조건으로 상기 반도체 기판을 2차 식각하는 단계
    를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1항에 있어서,
    상기 1차 식각은 CF4/CHxFy/Ar 식각 가스를 혼합하여 실시하는 반도체 소자의 트렌치 형성 방법.
  3. 제 1항에 있어서,
    상기 1차 식각은 소스 파워와 바이어스 파워 비율이 1:1∼5인 조건으로 실시하는 반도체 소자의 트렌치 형성 방법.
  4. 제 1항에 있어서,
    상기 1차 식각 시에 식각 진행 시간을 조절하여 라운드 정도를 조절하는 반도체 소자의 트렌치 형성 방법.
  5. 제 1항에 있어서,
    상기 2차 식각은 소스 파워와 바이어스 파워 비율이 2∼5:1인 조건으로 실시하는 반도체 소자의 트렌치 형성 방법.
  6. 제 1항에 있어서,
    상기 1차 식각과 상기 2차 식각은 동일 장비에서 연속적으로 진행하는 반도체 소자의 트렌치 형성 방법.
  7. 제 1항에 있어서,
    상기 하드마스크는 질화막, 버퍼 산화막, 실리콘옥시나이트라이드가 적층된 구조인 반도체 소자의 트렌치 형성 방법.
  8. 제 2항에 있어서,
    상기 CHxFy 가스는 CHF3. CH2F2를 단독 또는 혼합하여 사용하는 반도체 소자의 트렌치 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983096A (zh) * 2012-11-29 2013-03-20 上海华力微电子有限公司 优化浅槽隔离刻蚀工艺的方法

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