JP2005322872A - トレンチ型素子分離膜を備えた半導体素子の製造方法 - Google Patents

トレンチ型素子分離膜を備えた半導体素子の製造方法 Download PDF

Info

Publication number
JP2005322872A
JP2005322872A JP2004256495A JP2004256495A JP2005322872A JP 2005322872 A JP2005322872 A JP 2005322872A JP 2004256495 A JP2004256495 A JP 2004256495A JP 2004256495 A JP2004256495 A JP 2004256495A JP 2005322872 A JP2005322872 A JP 2005322872A
Authority
JP
Japan
Prior art keywords
oxide film
film
pad
manufacturing
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004256495A
Other languages
English (en)
Inventor
Daigu Tei
台 愚 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2005322872A publication Critical patent/JP2005322872A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】モウトに起因するしきい値電圧の低下を防止することができる半導体素子の製造方法を提供すること。
【解決手段】半導体基板２１上に、パッド酸化膜及びパッド窒化膜が順に積層されたパッド層パターンを形成するステップと、パッド層パターンをマスクとしてエッチングを行うことにより半導体基板２１の露出部にトレンチを形成するステップと、トレンチ内に、素子分離膜（ギャップフィル絶縁膜２９）を埋め込むステップと、パッド窒化膜を除去するステップと、前洗浄工程を行うことにより、パッド酸化膜を除去するステップと、前記半導体基板の表面を選択的に除去することにより、パッド酸化膜の除去後に発生したモウトを除去するステップと、半導体基板２１の表面にスクリーン酸化膜３０を形成するステップとを含む。
【選択図】図２Ｈ

Description

本発明は半導体素子の製造方法に関し、特にトレンチ型素子分離膜を備えた半導体素子の製造方法に関する。
通常、半導体装置の素子分離膜の形成には、通常ＬＯＣＯＳ(Local Oxidation of Silicon)、ＰＧＩ(Profiled Grove Isolation)などの素子分離膜形成方法が用いられている。これらの素子分離膜の形成方法によって、半導体基板の所定の領域にフィールド絶縁膜を形成し、フィールド絶縁膜で活性領域を画定することによりフィールド領域を形成している。
上記の素子分離膜形成方法のうち、ＬＯＣＯＳ法では、活性領域を画定する酸化膜形成用のマスクである窒化膜を半導体基板上に形成し、フォトリソグラフィ法を用いてパターニングすることにより半導体基板の所定部分を露出させた後、半導体基板が露出した箇所を酸化させて素子分離領域として用いられるフィールド酸化膜を形成する。
ＬＯＣＯＳ法は工程が単純であり、広い部分と狭い部分を同時に分離できるという長所を有している。しかし、側面の酸化によるバーズビーク(Bird's beak)が形成されやすいため素子分離領域の幅が広くなり、ソース・ドレイン領域の有効面積を減少させるという短所がある。また、フィールド酸化膜の形成時に、酸化膜の縁部に熱膨張係数の相違による応力集中が発生し、シリコン基板の結晶に欠陥が生じてリーク電流が生じることが多いという短所がある。
近年、半導体素子の高集積化に伴い、デザインルールが微細化してきている。したがって、半導体素子の大きさ及び半導体素子を分離する素子分離膜の幅もそれに応じて縮小され、通常のＬＯＣＯＳ法、ＰＧＩ法などの素子分離膜の形成方法を適用することが、ほぼ限界に達してきた。
上記の問題を解決するために採用されているＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)法は、半導体基板上に、半導体基板に対するエッチング選択比が高い窒化膜を形成し、窒化膜をハードマスクとして用いている。この方法では、窒化膜をフォトリソグラフィ法によりパターニングして窒化膜のパターンを形成した後、窒化膜のパターンをハードマスクとして利用し、半導体基板を乾式エッチング法により所定の深さにエッチングしてトレンチを形成する。その後、トレンチに絶縁膜を埋め込み、化学的機械的研磨(以下、ＣＭＰと記す)を施すことにより、トレンチに絶縁物が埋め込まれたフィールド絶縁膜を形成するようになっている。
図１Ａないし図１Ｄは、従来の技術に係るＳＴＩ法を利用して素子分離膜を形成する方法を示す図であり、各段階における素子分離膜形成部の構造を示す断面図である。これらの図のうち、図１Ａは、パッド酸化膜及びパッド窒化膜を利用してトレンチを形成し、トレンチにギャップフィル絶縁膜を埋め込んだ後ＣＭＰを施した段階、図１Ｂはパッド窒化膜を除去した段階、図１Ｃはパッド酸化膜を除去した段階、図１Ｄはスクリーン酸化膜を形成した段階を示している。
図１Ａに示したように、半導体基板１１上にパッド酸化膜１２及びパッド窒化膜１３を形成した後、パッド窒化膜１３上に素子分離領域用マスク(図示せず)を形成する。
次に、素子分離領域用マスクをエッチングマスクとしてパッド窒化膜１３のエッチングを行った後、素子分離領域用マスクを除去する。その後、パッド窒化膜１３をエッチングマスクとしてパッド酸化膜１２のエッチングを行うことにより、半導体基板１１の表面を露出させる。次いで、半導体基板１１の露出部を所定の深さにエッチすることにより、トレンチ１４を形成する。
次に、側壁酸化(wall oxidation)処理により、トレンチ１４の側壁及び底面に側壁酸化膜１５を形成する。
次に、側壁酸化膜１５の表面を含む全面にライナ窒化膜１６とギャップフィル絶縁膜１７を順に成膜した後、パッド窒化膜１３の表面が露出するまで、ＣＭＰ法によりギャップフィル絶縁膜１７を研磨する。ＣＭＰの際に、パッド窒化膜１３の上面のライナ窒化膜１６も研磨される。
図１Ｂに示したように、パッド窒化膜１３をリン酸(Ｈ３ＰＯ４)溶液を用いて除去する。このとき、窒化物であるライナ窒化膜１６も一部除去される。
図１Ｃに示したように、しきい値電圧を調節するためのイオン注入に用いるスクリーン酸化膜１８の形成に先だって、パッド酸化膜１２を除去する前洗浄を行う。この前洗浄時に、トレンチ１４の最上部のコーナー(Ｔｏｐ Ｃｏｒｎｅｒ、ＴＣ)に、活性領域の表面よりも窪んだ形状のモウト(Ｍｏａｔ、Ｍ)が生じる。
このようなモウトＭは、上記のように、前洗浄時に、パッド酸化膜１２が除去されると同時に、側壁酸化膜１５も一部除去されて発生するものである。このモウトＭは、ゲート電極の形成前に行われる後続のスクリーン酸化膜１８の形成処理、ゲート酸化膜の形成前の前洗浄処理及びゲート酸化膜の形成処理の際に、さらに深くなる。
すなわち、図１Ｄに示したように、パッド酸化膜１２の除去後に露出した半導体基板１１を酸化させることにより、スクリーン酸化膜１８を形成する際にもモウトを埋めて平坦化することができない。このモウトは、その後のスクリーン酸化膜１８を除去するために、ゲート酸化膜の形成前に行われる前洗浄時に、さらに深くなる。
次の表１は、従来の技術における各段階の処理条件及びモウトの深さを示す表である。
Figure 2005322872
 表1において、「ＩＳＯエッチ」はパッド窒化膜１３のエッチング及びトレンチ１４を形成するためのエッチング（トレンチエッチング）を意味し、「ＣＦ４／Ｏ２」と「Ｏ２／Ｎ２」はトレンチエッチング後に行なわれる後処理エッチングを意味する。
トレンチエッチングの際に、トレンチ１４の最上部のコーナーＴＣの角度を９０度にして、後処理エッチングを行い、ゲート酸化処理時にＨＦを用いて前洗浄を５０秒間行い、ゲート酸化膜を１００Åの厚さに形成したものと仮定する。
従来の技術では、スクリーン酸化処理時に、５０:１のフッ化水素（ＨＦ）溶液で１３０秒間、前洗浄を行った後、スクリーン酸化膜１８を５０Åの厚さに形成する場合、モウトの深さが１０２Åとなり、非常に深くなることが明らかである。すなわち、従来の技術の場合には、スクリーン酸化膜１８を形成する前の前洗浄後に、側壁酸化膜１５の上部が活性領域の表面より下に位置する。従来の技術の場合には、スクリーン酸化膜１８を形成した後のモウト深さが１００Å〜１６０Å程度となる。このような従来の技術には、次の問題点がある。
第一に、トレンチ１４を形成するための乾式エッチング後に、トレンチ１４の最上部のコーナーＴＣの形状が非常に急峻である。そのような箇所には電界が相対的に集中するので、トランジスタのしきい値電圧が低くなるという問題点がある。
第二に、トレンチ１４の最上部のコーナーＴＣの形状が急峻で、モウトＭが存在する。このモウトＭの存在により、後続のゲート電極を形成するためのポリシリコン膜の成膜とそれに続く乾式エッチング後の段階にも、ポリシリコン膜がモウトＭに残留するので、隣接するゲート電極との間でブリッジが発生するという問題点がある。
第三に、従来の技術の場合には、トレンチ１４の形成後に行われる前洗浄のような後続の湿式洗浄に限界があり、モウトＭの深さを１００Å以下に抑えることが難しい。
第四に、過度に深いモウトＭの形成によりしきい値電圧シフト(Ｖｔシフト)が発生し、このしきい値電圧シフトが製品の性能に悪影響を及ぼす。
本発明は、上記の従来の技術における問題点を解決するためになされたものであって、その目的は、モウトに起因するしきい値電圧の低下を防止することができる半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に、パッド酸化膜及びパッド窒化膜が順に積層されたパッド層パターンを形成するステップと、前記パッド層パターンをマスクとしてエッチングを行うことにより、前記半導体基板の露出部にトレンチを形成するステップと、前記トレンチ内に、素子分離膜を埋め込むステップと、前記パッド窒化膜を除去するステップと、前洗浄を行うことにより、前記パッド酸化膜を除去するステップと、前記半導体基板の表面を選択的に除去することにより、前記パッド酸化膜の除去後に発生しているモウトを除去するステップと、前記半導体基板の表面にスクリーン酸化膜を形成するステップとを含むことを特徴としている。
また、本発明に係る別の半導体素子の製造方法は、半導体基板上に、パッド酸化膜及びパッド窒化膜が順に積層されたパッド層パターンを形成するステップと、前記パッド層パターンをマスクとしてエッチングを行うことにより、前記半導体基板の露出部にトレンチを形成するステップと、後処理エッチング処理を行うことにより、前記トレンチの最上部のコーナーに丸味を形成するステップと、前記トレンチの底面及び側壁に側壁酸化膜を形成するステップと、前記トレンチ内に、ギャップフィル絶縁膜を埋め込むステップと、前記パッド窒化膜を除去するステップと、前洗浄を行うことにより、前記パッド酸化膜を除去するステップと、前記半導体基板の表面を選択的に除去することにより、前記パッド酸化膜の除去後に発生しているモウトを除去するステップと、前記半導体基板の表面上にスクリーン酸化膜を形成し、該スクリーン酸化膜をマスクとして、しきい値電圧調節用のイオン注入を行うステップと、前記スクリーン酸化膜を除去するステップと、前記半導体基板上にゲート酸化膜を形成するステップとを含むことを特徴としている。
本発明に係る半導体素子の製造方法によれば、トレンチエッチング後に後処理エッチングを行い、トレンチの最上部のコーナーに丸味を形成することによって、トランジスタのしきい値電圧が低下する現象を防止できるという、優れた効果が得られる。
また、本発明に係る半導体素子の製造方法によれば、パッド酸化膜を除去した後、加熱したＳＣ-１溶液を用いてモウトを除去する処理を行うので、モウトの深さを１００Å以下に浅くすることができる。そのために、素子の製造歩留まりを向上させることができるという効果が得られる。
以下、本発明の半導体素子の製造方法に係る最も好ましい実施の形態を添付する図面を参照して具体的に説明する。
図２Ａないし図２Ｈは、実施の形態に係る半導体素子の製造方法を説明する図であり、各段階における素子分離膜形成部の構造を示す断面図である。これらの図のうち、図２Ａは、シリコン基板にパッド酸化膜、パッド窒化膜、反射防止膜及び感光膜パターンを順に形成した後、素子分離膜形成部に対応する箇所をエッチングにより除去した段階、図２Ｂは、エッチングによりトレンチを形成し、さらに反射防止膜及び感光膜パターンを除去した段階、図２Ｃは後処理エッチングを行った段階、図２Ｄは、側壁酸化膜、ライナ窒化膜及びギャップフィル絶縁膜を順に形成した段階、図２Ｅは、ギャップフィル絶縁膜、ライナ窒化膜及び側壁酸化膜を順に除去した段階、図２Ｆは、パッド酸化膜を除去する前洗浄に続き、半導体基板に湿式エッチングを施した段階、図２Ｇは、半導体基板の表面を選択的にエッチングした段階、図２Ｈは、スクリーン酸化膜を形成した段階を示している。
図２Ａに示したように、シリコン基板２１上にパッド酸化膜２２とパッド窒化膜２３を順に形成する。ここで、パッド窒化膜２３はエッチング停止膜として機能し、さらにその後のＣＭＰ時には研磨停止膜として機能する。パッド酸化膜２２は、厚さ５０Å〜３００Å程度のシリコン酸化膜(ＳｉＯ２)、パッド窒化膜２３は、厚さ３００Å〜１０００Å程度のシリコン窒化膜(Ｓｉ３Ｎ４)であることが好ましい。
次に、パッド窒化膜２３上に反射防止膜２４を形成する。ここで、反射防止膜２４はシリコン窒化膜(Ｓｉ３Ｎ４)であり、後続のフォトリソグラフィ工程を容易にするために用いられる膜である。
次に、反射防止膜２４上に感光膜を塗布し、露光及び現像によりパターニングして素子分離領域を画定する感光膜パターン２５を形成する。さらに、この感光膜パターン２５をエッチングマスクとして用いて、反射防止膜２４、パッド窒化膜２３及びパッド酸化膜２２に順にエッチングを施す。なお、本明細書では、パッド酸化膜２２及びパッド窒化膜２３が順に積層され、それらの層に形成されたパターンを「パッド層パターン」と呼ぶ。上記のエッチング処理には、パッド窒化膜２３のエッチングを行う装置が用いられ、反射防止膜２４のエッチング、パッド窒化膜２３のエッチング、パッド窒化膜２３のオーバーエッチングが含まれる。
まず、感光膜パターン２５をエッチングマスクとして反射防止膜２４をエッチするステップでは、ＣＨＦ３/ＣＦ４/Ｏ２/Ａｒの混合ガスを用いてエッチングを行い、エッチングの中止時点であるＥＯＰ(End Of Point)によりエッチング終了時点を決める。例えば、処理条件を説明すると、エッチングガスとして流量１０ｓｃｃｍ〜３０ｓｃｃｍのＣＨＦ３、流量２０ｓｃｃｍ〜３０ｓｃｃｍのＣＦ４または流量５ｓｃｃｍ〜２０ｓｃｃｍのＯ２を、単独または混合で用いる。なお、これらのエッチングガスを混合して用いる場合には、混合ガスの内、ＣＦ４の流量の割合を多くすることが好ましい。
次に、反射防止膜２４のエッチングによって露出したパッド窒化膜２３のエッチングを行う。このエッチング処理に用いるガス種及び流量は、反射防止膜２４のエッチング条件と同様である。例えば、ＣＨＦ３/ＣＦ４/Ｏ２/Ａｒの混合ガスを用いてエッチングを行い、エッチング中止時点であるＥＯＰでエッチング終了時点を決める。エッチングガスには、流量５ｓｃｃｍ〜３０ｓｃｃｍのＣＨＦ３、流量５ｓｃｃｍ〜１５ｓｃｃｍのＣＦ４、流量０ｓｃｃｍ〜１０ｓｃｃｍのＯ２を単独又は混合して用いるのが好ましく、混合ガスの場合にはＣＨＦ３の流量の割合を多くすることが好ましい。なお、このようなガスによるパッド窒化膜２３のエッチングの際に、パッド窒化膜２３の下層のパッド酸化膜２２もエッチされる。
次に、パッド窒化膜２３のオーバーエッチングを行う。このオーバーエッチングは、パッド窒化膜２３及びパッド酸化膜２２のエッチング後に、シリコン基板２１の表面に発生しているシリコンスポットのような欠陥を除去するための処理であり、ＣＦ４/Ｏ２/Ａｒの混合ガスを用いる。
図２Ｂに示し、また上述したように、パッド窒化膜２３のエッチングを行った後、感光膜パターン２５と反射防止膜２４とを除去する。この除去処理には、酸素プラズマを用いる。
次に、パッド窒化膜２３をエッチングマスクとして、シリコン基板２１のエッチングを行うことによりトレンチ２６を形成する。トレンチ２６を形成するシリコン基板２１のエッチング処理は、臭化水素(ＨＢｒ)を用いて表面のエッチングを行うことにより、トレンチ２６の最上部のコーナーにおける丸味の度合いを調節する第１ステップと、自然酸化膜を除去する第２ステップと、設定された深さだけシリコン基板２１にエッチング処理を施す第３ステップと、第３ステップにおけるエッチングに用いた残留ガスを除去するための第４ステップとで構成される。上記のエッチング処理は、シリコンエッチング装置で行われる。
まず、第１ステップでは、流量４０ｓｃｃｍの臭化水素(ＨＢｒ)を含むエッチングガス、またはヘリウム(Ｈｅ)ガスをさらに含むエッチングガスによりエッチングを行う。そして、第２ステップでは、ＣＦ４/Ｈｅの混合ガスを用いてエッチングを行う。第３ステップは、実質的にトレンチ２６を形成する主要なエッチングステップであって、臭化水素(ＨＢｒ)と塩素(Ｃｌ２)を含む混合ガスを用いる。例えば、第３ステップではＨＢｒ/Ｃｌ２/Ｏ２/Ｈｅの混合ガスを用いる。次の第４ステップは、第３ステップ後にチャンバ内の雰囲気に残っている塩素ガスを除去するためのステップであって、第４ステップでは、ＣＦ４/Ｏ２/Ａｒ/Ｈｅの混合ガスを用いる。
上述のトレンチ２６を形成するためのエッチング処理後には、トレンチ２６の最上部のコーナーにおける丸味は、４５゜〜９０゜程度の角度となる。
次に、図２Ｃに示したように、さらにトレンチ２６にエッチング処理を施す、後処理エッチングを行う。例えば、ＬＥＴ(Light Etch Treatment)、ＣＦ４/Ｏ２プラズマ処理またはＯ２/Ｎ２プラズマ処理を行う。このとき、後処理エッチングには、通常マイクロウエーブダウンストリームプラズマ処理を適用する。このような後処理エッチング後には、トレンチ２６の最上部のコーナーは、角度が５５゜〜８５゜程度となる。
上記の後処理エッチングにより、トレンチ２６のエッチングの際に発生したエッチング損傷層を除去するとともに、最上部のコーナーの丸味を５５゜〜８５゜の角度に調整する。例えば、マイクロウエーブダウンストリームプラズマ法によるエッチングは、垂直に近いトレンチ２６の側壁に比べて、角張った最上部のコーナー領域をさらにエッチする特性を有するため、トレンチ２６の最上部のコーナーにさらに丸味を持たせることができる。
このように、後処理エッチングに適用するＣＦ４/Ｏ２プラズマ処理またはＯ２/Ｎ２プラズマ処理には、いずれもトレンチ２６の最上部のコーナーにおける丸味を調整する効果がある。ただし、ＣＦ４/Ｏ２プラズマ処理の場合には、Ｏ２/Ｎ２プラズマ処理に比べると、活性領域の幅が狭くなる。例えば、後処理エッチングをＣＦ４/Ｏ２プラズマ処理で行う場合、活性領域の幅は１１００Å〜１２００Å程度であるが、Ｏ２/Ｎ２プラズマ処理で行う場合には、活性領域の幅は１２００Å以上となる。
図２Ｄに示したように、側壁酸化処理によりトレンチ２６の側壁に側壁酸化膜２７を形成する。この側壁酸化処理では、乾式酸化により、９００℃〜１０００℃の温度範囲で、６０Å〜１２０Åの厚さの酸化膜を形成する。乾式酸化は、湿式酸化に比べてトレンチの最上部のコーナー領域をより多く酸化するため、最上部のコーナーにより丸味を持たせることができる。
次に、全面にライナ窒化膜２８を形成した後、トレンチ２６内のライナ窒化膜２８上に、トレンチ２６が完全に埋め込まれるまで高密度プラズマにより素子分離膜となるギャップフィル絶縁膜２９を成膜する。さらに、パッド窒化膜２３の表面が露出するまで、ＣＭＰにより研磨しギャップフィル絶縁膜２９を平坦化する。
次いで、図２Ｅに示したように、リン酸(Ｈ３ＰＯ４)溶液などの湿式エッチング溶液を用いて、パッド窒化膜２３を除去する。このとき、リン酸は、パッド酸化膜２３と側壁酸化膜２７に対して選択比を有するため、側壁酸化膜２７はエッチされず、窒化物であるライナ窒化膜２８が一部エッチされる。
図２Ｆに示したように、しきい値電圧調節用のイオン注入を行う前に、パッド酸化膜２２を除去するための前洗浄を行う。このとき、トレンチ２６を除く半導体基板２１の表面が露出するように、５０:１〜３００:１フッ化水素(ＨＦ)溶液を用いてパッド酸化膜２２を除去する。
パッド酸化膜２２の除去の際にもモウトＭが発生する。本実施の形態に係る方法の場合には、このモウトＭを除去するために、パッド酸化膜２２を除去することによって露出した半導体基板２１に、さらに湿式エッチングを施す。
図２Ｇに示したように、モウトＭが発生した半導体基板２１の表面２１Ａを選択的にエッチングすることにより、モウトＭのない表面２１Ｂを形成する。
上記の半導体基板２１の表面を選択的にエッチングする処理には、湿式エッチングを用いる。この湿式エッチングには、ライナ窒化膜２８、ギャップフィル絶縁膜２９及び側壁酸化膜２７はエッチされず、半導体基板２１を構成するシリコンのみが選択的にエッチされるエッチング溶液を用いる。
例えば、ＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｏとが適切な割合(例えば、ＮＨ４ＯＨ:Ｈ２Ｏ２:Ｈ２Ｏ=１:５:５０)で混合されたＳＣ-１溶液を容器に入れ、ＳＣ-１溶液に半導体基板２１を浸漬する。この時、ＳＣ-１溶液の温度を２５℃〜１００℃の範囲に調節し、浸漬時間を３分〜２０分間の範囲に調節する。
このように、上記の実施の形態の場合には、モウトＭを消失させるために、ＳＣ-１溶液を用いた湿式エッチングを採用したが、乾式エッチングを用いることもできる。しかし、乾式エッチングの場合には、均一度がやや低下するという短所があり、さらに、半導体基板２１の表面がプラズマにより損傷を受けるという問題がある。そのため、プラズマによる損傷部を除去するために、別の処理を行う必要がある。
一方、上記の実施の形態に係るＳＣ-１溶液を用いた湿式エッチングの場合には、エッチング後の半導体基板２１の表面に凹凸がほとんどなく平坦である。
次に、図２Ｈに示したように、半導体基板２１の表面にスクリーン酸化膜３０を形成する。スクリーン酸化膜３０は、７５０℃〜１１００℃の温度で乾式酸化を行うことにより５０Å〜７０Åの厚さに形成する。その後、しきい値電圧を調節するために不純物をイオン注入法により注入する。
次に、スクリーン酸化膜３０を除去し、前洗浄を行い、さらにゲート酸化膜を形成する。このときモウトＭの深さが浅く、ゲート酸化膜の形成時にモウトＭがさらに深くなるようなことがない。
上記のように、ゲート酸化膜を、スクリーン酸化膜３０と同様に乾式酸化により、８５０℃〜１０００℃の温度で形成する。スクリーン酸化膜３０及びゲート酸化膜を乾式酸化により形成すると、トレンチ２６の最上部のコーナーに、さらに丸味を持たせることができる。
上述したように、モウトＭを消失させるか、又は浅くした状態でゲート酸化膜を形成する。そのゲート酸化膜の上面にポリシリコン膜を成膜し、ゲート電極を形成するためのエッチング処理を行うという工程の場合、モウトＭがほとんど存在しないので、従来の技術の場合のように、ポリシリコン膜がモウトＭに残留するという問題が生じない。
表２は、本実施の形態に係る半導体素子の製造方法における各処理条件とモウトＭの深さを示す表である。
Figure 2005322872
 表２において、「ＩＳＯエッチ」はパッド窒化膜エッチング及びトレンチエッチングを意味し、「ＣＦ４／Ｏ２」及び「Ｏ２／Ｎ２」はトレンチエッチング後に行う後処理エッチングを意味する。
表２に示した条件は、トレンチエッチング時に最上部のコーナーの角度を９０度にして、後処理エッチングを行い、ゲート酸化膜形成時にＨＦを利用して前洗浄を５０秒間行い、ゲート酸化膜を１００Åの厚さに形成した場合を仮定した。
上記実施の形態では、スクリーン酸化時に９９:１のフッ化水素（ＨＦ）溶液で２５０秒間前洗浄行った後、加熱ＳＣ-１溶液を用いて１０分間処理し、スクリーン酸化膜を５０Åの厚さに形成する条件で処理する場合、モウトＭの深さが６８Åであり、表１に示した従来の技術の場合に比べて著しく浅いことが分かる。このように、本実施の形態ではモウトの深さが浅いのは、スクリーン酸化膜を形成する前の前洗浄時に、加熱ＳＣ-１溶液を用いてシリコン基板２１の表面をエッチングすることによリ、モウトＭを浅くするか、又は消失させる処理を行うからである。
表２には示していないが、側壁酸化時に、７５秒間前洗浄を行い、スクリーン酸化を、９９:１ＨＦ溶液(２５０秒)及び加熱ＳＣ-１溶液(１０分)の条件で行う場合、モウトＭの深さは３６Å程度と非常に浅かった。
上記の結果から明らかなように、スクリーン酸化を、ＨＦ溶液及び加熱ＳＣ-１溶液によって行い、各前洗浄時間を適切に調節することにより、モウトＭの深さを３０Å〜７０Å程度と極めて浅くすることができる。
上述のように、本実施の形態の場合には、スクリーン酸化膜を形成する前の前洗浄後にモウトＭの形成が始まるポイントＭ２が、プラス(＋)値を有する。しかし、従来の技術の場合には、モウトＭの形成が始まるポイントＭ１が、マイナス(-)値を有している。したがって、後続の工程で、モウトＭが著しく深くなることを避けることができない。
以上説明したように、本発明に係る半導体素子の製造方法では、パッド酸化膜の除去後にシリコン基板の表面を除去する。そのため、スクリーン酸化膜の形成時にモウトの深さが深くなることを防止することができるという利点がある。
なお、本発明に係る半導体素子の製造方法は、上記実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更、改良が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係るＳＴＩ法を利用して素子分離膜を形成する方法を示す図であり、パッド酸化膜及びパッド窒化膜を利用してトレンチを形成し、トレンチにギャップフィル絶縁膜を埋め込んだ後ＣＭＰを施した段階における素子分離膜形成部の構造を示す断面図である。 従来の技術に係るＳＴＩ法を利用して素子分離膜を形成する方法を示す図であり、パッド窒化膜を除去した段階における素子分離膜形成部の構造を示す断面図である。 従来の技術に係るＳＴＩ法を利用して素子分離膜を形成する方法を示す図であり、パッド酸化膜を除去した段階における素子分離膜形成部の構造を示す断面図である。 従来の技術に係るＳＴＩ法を利用して素子分離膜を形成する方法を示す図であり、スクリーン酸化膜を形成した段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、シリコン基板にパッド酸化膜、パッド窒化膜、反射防止膜及び感光膜パターンを順に形成した後、素子分離膜形成部に対応する箇所をエッチングにより除去した段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、エッチングによりトレンチを形成し、さらに反射防止膜及び感光膜パターンを除去した段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、後処理エッチングを行った段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、側壁酸化膜、ライナ窒化膜及びギャップフィル絶縁膜を順に形成した段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、ギャップフィル絶縁膜、ライナ窒化膜及び側壁酸化膜を順に除去した段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、パッド酸化膜を除去する前洗浄に続き、半導体基板に湿式エッチングを施した段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、半導体基板の表面を選択的にエッチングした段階における素子分離膜形成部の構造を示す断面図である。 本発明の実施の形態に係るトレンチ型素子分離膜を有する半導体素子の製造方法を示す図であり、スクリーン酸化膜を形成した段階における素子分離膜形成部の構造を示す断面図である。
符号の説明
２１ シリコン基板
２２ パッド酸化膜
２３ パッド窒化膜
２４ 反射防止膜
２５ 感光膜パターン
２６ トレンチ
２７ 側壁酸化膜
２８ ライナ窒化膜
２９ ギャップフィル絶縁膜
３０ スクリーン酸化膜

Claims (14)

  1. 半導体基板上に、パッド酸化膜及びパッド窒化膜が順に積層されたパッド層パターンを形成するステップと、
    前記パッド層パターンをマスクとしてエッチングを行うことにより、前記半導体基板の露出部にトレンチを形成するステップと、
    前記トレンチ内に、素子分離膜を埋め込むステップと、
    前記パッド窒化膜を除去するステップと、
    前洗浄を行うことにより、前記パッド酸化膜を除去するステップと、
    前記半導体基板の表面を選択的に除去することにより、前記パッド酸化膜の除去後に発生しているモウトを除去するステップと、
    前記半導体基板の表面に、スクリーン酸化膜を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記半導体基板の表面を選択的に除去するステップが、
    加熱ＳＣ-１溶液を用いる処理であることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記加熱ＳＣ-１溶液を用いる処理が、
    ＮＨ４ＯＨ:Ｈ２Ｏ２:Ｈ２Ｏを１:５:５０の割合で混合した溶液を用いる、２５℃〜１００℃の温度における３分〜２０分間の処理であることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記前洗浄処理が、
    ５０:１〜３００:１で稀釈されたフッ化水素（ＨＦ）溶液を用いることを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記スクリーン酸化膜を形成するステップが、
    乾式酸化工程を利用することを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 半導体基板上に、パッド酸化膜及びパッド窒化膜が順に積層されたパッド層パターンを形成するステップと、
    前記パッド層パターンをマスクとしてエッチングを行うことにより、前記半導体基板の露出部にトレンチを形成するステップと、
    後処理エッチング処理を行うことにより、前記トレンチの最上部のコーナーに丸味を形成するステップと、
    前記トレンチの底面及び側壁に側壁酸化膜を形成するステップと、
    前記トレンチ内に、ギャップフィル絶縁膜を埋め込むステップと、
    前記パッド窒化膜を除去するステップと、
    前洗浄を行うことにより、前記パッド酸化膜を除去するステップと、
    前記半導体基板の表面を選択的に除去することにより、前記パッド酸化膜の除去後に発生しているモウトを除去するステップと、
    前記半導体基板の表面上にスクリーン酸化膜を形成し、該スクリーン酸化膜をマスクとして、しきい値電圧調節用のイオン注入を行うステップと、
    前記スクリーン酸化膜を除去するステップと、
    前記半導体基板上にゲート酸化膜を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  7. 前記半導体基板の表面を選択的に除去するステップが、
    加熱ＳＣ-１溶液を用いる処理であることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記加熱ＳＣ-１溶液を用いる処理が、
    ＮＨ４ＯＨ:Ｈ２Ｏ２:Ｈ２Ｏを１:５:５０の割合で混合した溶液を用いる、２５℃〜１００℃の温度における３分〜２０分間の処理であることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記前洗浄が、
    ５０:１〜３００:１で稀釈されたフッ化水素（ＨＦ）溶液を用いることを特徴とする請求項６に記載の半導体素子の製造方法。
  10. 前記側壁酸化膜、前記スクリーン酸化膜及び前記ゲート酸化膜を形成するステップが、
    それぞれ乾式酸化を利用することを特徴とする請求項６に記載の半導体素子の製造方法。
  11. 前記側壁酸化膜を、
    ９００℃〜１０００℃の温度で、６０Å〜１２０Åの厚さに形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記スクリーン酸化膜を、
    ７５０℃〜１１００℃の温度で、５０Å〜７０Åの厚さに形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  13. 前記ゲート酸化膜を、
    ８５０℃〜１０００℃の温度で形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  14. 前記後処理エッチング処理に、
    ＣＦ４/Ｏ２プラズマ処理を利用することを特徴とする請求項６に記載の半導体素子の製造方法。
JP2004256495A 2004-05-10 2004-09-03 トレンチ型素子分離膜を備えた半導体素子の製造方法 Pending JP2005322872A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040032773A KR100672754B1 (ko) 2004-05-10 2004-05-10 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
JP2005322872A true JP2005322872A (ja) 2005-11-17

Family

ID=35239959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004256495A Pending JP2005322872A (ja) 2004-05-10 2004-09-03 トレンチ型素子分離膜を備えた半導体素子の製造方法

Country Status (5)

Country Link
US (1) US7041573B2 (ja)
JP (1) JP2005322872A (ja)
KR (1) KR100672754B1 (ja)
CN (1) CN100550339C (ja)
TW (1) TWI305940B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294148A (ja) * 2007-05-23 2008-12-04 Toshiba Corp 半導体装置の製造方法
JP2012501542A (ja) * 2008-08-27 2012-01-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 分離溝ライナを有する半導体デバイス、及び関連する製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060134881A1 (en) * 2004-12-17 2006-06-22 Been-Jon Woo Method of forming trench isolation device capable of reducing corner recess
US7611950B2 (en) * 2004-12-29 2009-11-03 Dongbu Electronics Co., Ltd. Method for forming shallow trench isolation in semiconductor device
KR100700284B1 (ko) * 2005-12-28 2007-03-26 동부일렉트로닉스 주식회사 반도체소자의 트랜치 소자분리막 형성방법
KR100842762B1 (ko) * 2007-01-04 2008-07-01 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100843246B1 (ko) * 2007-05-22 2008-07-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
KR100856315B1 (ko) * 2007-06-22 2008-09-03 주식회사 동부하이텍 반도체 소자의 제조 방법
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
KR100950753B1 (ko) * 2008-01-02 2010-04-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100967679B1 (ko) * 2008-01-08 2010-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102027580A (zh) * 2008-05-13 2011-04-20 东京毅力科创株式会社 氧化硅膜的形成方法、氧化硅膜、半导体器件、以及半导体器件的制造方法
KR101821413B1 (ko) * 2011-09-26 2018-01-24 매그나칩 반도체 유한회사 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법
CN108831831A (zh) * 2018-06-20 2018-11-16 上海华虹宏力半导体制造有限公司 改善漏电流的刻蚀方法和浅沟槽隔离结构的形成方法
KR20220031807A (ko) * 2020-09-04 2022-03-14 삼성전자주식회사 이미지 센서 및 그 제조 방법
CN111863707B (zh) * 2020-09-24 2020-12-22 南京晶驱集成电路有限公司 一种浅沟槽结构制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145273A (ja) * 1997-11-07 1999-05-28 Fujitsu Ltd 半導体装置の製造方法
JP2002343759A (ja) * 2001-05-21 2002-11-29 Tokyo Electron Ltd 液処理装置および液処理方法
JP2003109990A (ja) * 2001-09-28 2003-04-11 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの平坦度評価方法
JP2003197787A (ja) * 2001-12-22 2003-07-11 Hynix Semiconductor Inc フラッシュメモリセル及びその製造方法
JP2003522406A (ja) * 2000-01-22 2003-07-22 テッド アルバート ロクスリィ シリコン・ウエハの洗浄方法及び洗浄装置
JP2003229571A (ja) * 1994-02-04 2003-08-15 Mitsubishi Electric Corp 半導体装置
JP2003318257A (ja) * 2002-04-24 2003-11-07 Nanya Sci & Technol Co Ltd シャロートレンチアイソレーションの製造方法
JP2004128463A (ja) * 2002-06-29 2004-04-22 Hynix Semiconductor Inc 半導体素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2747027B1 (fr) * 1996-04-09 1998-05-29 Cohen Laroque Emmanuel S Procede de determination de la profondeur d'anesthesie et dispositif pour la mise en oeuvre de ce procede
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
KR100281192B1 (ko) * 1999-03-04 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6391793B2 (en) * 1999-08-30 2002-05-21 Micron Technology, Inc. Compositions for etching silicon with high selectivity to oxides and methods of using same
KR20030083448A (ko) * 2002-04-23 2003-10-30 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20040001137A (ko) * 2002-06-27 2004-01-07 주식회사 하이닉스반도체 소자 분리막 형성 방법
KR100895824B1 (ko) * 2002-07-11 2009-05-08 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법
US6784077B1 (en) * 2002-10-15 2004-08-31 Taiwan Semiconductor Manufacturing Co. Ltd. Shallow trench isolation process
KR100500943B1 (ko) * 2003-06-30 2005-07-14 주식회사 하이닉스반도체 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229571A (ja) * 1994-02-04 2003-08-15 Mitsubishi Electric Corp 半導体装置
JPH11145273A (ja) * 1997-11-07 1999-05-28 Fujitsu Ltd 半導体装置の製造方法
JP2003522406A (ja) * 2000-01-22 2003-07-22 テッド アルバート ロクスリィ シリコン・ウエハの洗浄方法及び洗浄装置
JP2002343759A (ja) * 2001-05-21 2002-11-29 Tokyo Electron Ltd 液処理装置および液処理方法
JP2003109990A (ja) * 2001-09-28 2003-04-11 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの平坦度評価方法
JP2003197787A (ja) * 2001-12-22 2003-07-11 Hynix Semiconductor Inc フラッシュメモリセル及びその製造方法
JP2003318257A (ja) * 2002-04-24 2003-11-07 Nanya Sci & Technol Co Ltd シャロートレンチアイソレーションの製造方法
JP2004128463A (ja) * 2002-06-29 2004-04-22 Hynix Semiconductor Inc 半導体素子の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294148A (ja) * 2007-05-23 2008-12-04 Toshiba Corp 半導体装置の製造方法
US7709363B2 (en) 2007-05-23 2010-05-04 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
JP2012501542A (ja) * 2008-08-27 2012-01-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 分離溝ライナを有する半導体デバイス、及び関連する製造方法

Also Published As

Publication number Publication date
CN100550339C (zh) 2009-10-14
US20050250293A1 (en) 2005-11-10
KR20050107918A (ko) 2005-11-16
CN1697154A (zh) 2005-11-16
KR100672754B1 (ko) 2007-01-22
TW200537617A (en) 2005-11-16
US7041573B2 (en) 2006-05-09
TWI305940B (en) 2009-02-01

Similar Documents

Publication Publication Date Title
JP4553410B2 (ja) 新しい浅いトレンチ分離技術
US7902628B2 (en) Semiconductor device with trench isolation structure
JP4593521B2 (ja) 高選択性ｃｍｐを用いた集積回路装置のトレンチ素子分離方法
JP2005322872A (ja) トレンチ型素子分離膜を備えた半導体素子の製造方法
JP2007059531A (ja) 半導体装置の製造方法
JP2005197475A (ja) 半導体装置のドライエッチング方法
JP2006278745A (ja) 半導体装置の製造方法および半導体装置
JP2005026662A (ja) 半導体素子の素子分離膜の形成方法及びそれを用いた半導体素子の製造方法
KR100895825B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2007266167A (ja) 半導体装置の製造方法
KR100481909B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100480919B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100528448B1 (ko) 반도체 소자의 트렌치 소자분리 방법
KR100632053B1 (ko) 반도체 장치의 소자 분리막의 제조 방법
KR101032893B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR100984854B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20060128392A (ko) 반도체소자의 소자분리 방법
KR20040055143A (ko) 반도체소자의 소자분리막 제조방법
KR100480896B1 (ko) 반도체소자의 소자분리막 형성방법
KR100864845B1 (ko) 반도체소자의 소자분리막 제조방법
KR20000045908A (ko) 반도체장치의 트렌치 구조의 소자분리막 형성방법
KR20050056343A (ko) 반도체 장치의 소자 분리막 형성 방법
KR20050002506A (ko) 반도체 소자의 소자분리막 형성방법
JP2003297915A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060320

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080402

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090520

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090819

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100616