KR100480919B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR100480919B1
KR100480919B1 KR10-2003-0042779A KR20030042779A KR100480919B1 KR 100480919 B1 KR100480919 B1 KR 100480919B1 KR 20030042779 A KR20030042779 A KR 20030042779A KR 100480919 B1 KR100480919 B1 KR 100480919B1
Authority
KR
South Korea
Prior art keywords
etching
trench
film
pad nitride
gas
Prior art date
Application number
KR10-2003-0042779A
Other languages
English (en)
Other versions
KR20050001205A (ko
Inventor
박상수
조상훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0042779A priority Critical patent/KR100480919B1/ko
Publication of KR20050001205A publication Critical patent/KR20050001205A/ko
Application granted granted Critical
Publication of KR100480919B1 publication Critical patent/KR100480919B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막 상에 반사방지막과 기판 필드 영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 이용해서 패드산화막이 노출되도록 반사방지막과 패드질화막을 식각하는 단계와, 상기 식각된 패드질화막을 트렌치 상단 모서리의 폭이 증가되도록 과도 식각하는 단계와, 상기 감광막 패턴과 반사방지막을 제거하는 단계와, 상기 증가된 트렌치 상단 모서리 폭이 유지되도록 하는 조건으로 과도 식각된 패드질화막을 식각 마스크로 이용해서 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 상단 모서리 첨점이 제거되도록 기판 결과물에 대해 LET(Light Etch Treatment) 공정을 수행하는 단계와, 상기 트렌치 내에 산화막을 매립시키는 단계와, 상기 패드질화막 및 패드산화막을 차례로 제거하는 단계를 포함한다. 본 발명에 따르면, 패드질화막의 과도 식각을 추가 수행하는 것을 통해 트렌치 상단 모서리 폭을 증가시킬 수 있으며, 아울러, 기판 트렌치 식각 후에 LET 공정을 추가 수행함으로써 트렌치 상단 모서리의 라운딩 정도를 향상시킴으로써 이상적인 소자분리 식각 프로파일을 구현하는 것을 통해 모트 깊이를 감소시킬 수 있음은 물론 CD 균일도를 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 이상적인 소자분리 식각 프로파일을 구현할 수 있는 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자간의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것과 관련해서 액티브 영역의 크기를 감소시키는 단점을 갖는 바, 집적도 측면을 고려할 때, 그 이용에 한계를 갖게 되었다.
반면, STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하여 액티브 영역의 크기를 확보할 수 있으며, 그래서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 상기 소자분리막을 형성하고 있다.
이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한다. 그런다음, 패드질화막을 식각하여 기판 필드영역 상의 패드산화막 부분을 노출시킨 후, 노출된 패드산화막 부분과 그 아래의 기판 부분을 식각하여 트렌치를 형성한다.
이어서, 기판 트렌치 식각시에 발생된 식각 데미지(etch damage)를 회복시키기 위해 기판 결과물에 대해 희생 산화(sacrificial oxidation) 공정을 수행하고, 이 결과로서, 트렌치의 표면에 열산화막을 형성한다.
다음으로, 기판 결과물 상에 박막의 선형질화막을 증착한 후, 트렌치를 완전 매립하도록 두껍게 매립산화막을 증착하고, 이어서, 패드질화막이 노출될 때까지 상기 산화막의 표면을 CMP(Chemical Mechanical Polishing)한다.
그리고나서, 습식 식각으로 패드질화막을 제거하여 소자분리막을 형성한 후, 후속 세정으로 패드산화막을 제거하여 소자분리막의 형성을 완성한다.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.
현재 소자분리 식각의 프로파일(ISO etch profile)은 상단 모서리(shoulder)의 폭, 즉, 액티브 영역에 포함되지 않는 영역의 폭이 적은 것과 관려해서, 도 1에서 보여지는 바와 같이, 모트(moat)가 깊어지는 현상이 유발되고 있으며, 이에 따라, 상기 작은 상단 모서리 폭과 깊은 모트로 인해 낮은 셀 문턱전압(Cell Vt)이 발생되어 낮은 전압에서 채널이 형성되는 것에 의해 셀 문턱전압의 드롭(drop) 현상이 일어나는 LTRAS 결함(Long Time RAS fail)이 유발되고 있다.
또한, 웨이퍼 가장자리 부분에서 상단 모서리 폭이 거의 없는 것으로 인해 불량한 CD 균일도(uniformity)가 나타나고 있다. 특히, 웨이퍼의 지역별 균일도 차이는 LTRAS 결함은 물론 리플레쉬 결함이 지역별로 서로 상이하게 나타나도록 만든다.
도 2a 및 도 2b는 웨이퍼 중심부 및 가장자리부에서의 트렌치 식각된 기판 결과물을 보여주는 사진으로서, 보여지는 바와 같이, 웨이퍼 중심부와 가장자리부에서의 상단 모서리 폭은 상이하며, 예컨데, 중심부에서는 상단 모서리 폭 및 깊이가 각각 100Å 및 120Å 정도인데 반하여, 가장자리부에서는 상단 모서리 폭 및 깊이가 각각 50Å 및 170Å 정도이다.
한편, 종래에는 LTRAS 결함을 억제시키기 위해, 즉, 셀 문턱전압을 높이기 위해 이온주입 도우즈량을 증가시키기도 하는데, 이 경우 리플레쉬 특성이 불량해짐은 물론 모트 깊이가 깊음으로써 이온주입이 정상적으로 이루어지지 않는 바, 실질적으로 그 적용이 어렵다.
또한, 종래에는 CD 균일도의 확보를 위해, 패드질화막의 식각을 웨이퍼의 센터부와 가장자리부를 나누어 2단계로 진행하기도 하는데, 이 경우, 상단 모서리 폭의 증가를 통해 액티브 CD 측면에서 어느 정도의 CD 증가 및 균일도 개선을 이룰 수 있지만, 이 방법 또한 모트 깊이 및 균일도 측면에서 여전히 만족할만한 것이 못되고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리 식각 프로파일을 최적화시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 소자분리 식각 프로파일의 최적화를 통해 결함 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
또한, 본 발명은 소자분리 식각 프로파일의 최적화를 통해 소자 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 반사방지막과 기판 필드 영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 이용해서 패드산화막이 노출되도록 반사방지막과 패드질화막을 식각하는 단계; 상기 식각된 패드질화막을 트렌치 상단 모서리의 폭이 증가되도록 과도 식각하는 단계; 상기 감광막 패턴과 반사방지막을 제거하는 단계; 상기 증가된 트렌치 상단 모서리 폭이 유지되도록 하는 조건으로 과도 식각된 패드질화막을 식각 마스크로 이용해서 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상단 모서리 첨점이 제거되도록 기판 결과물에 대해 LET(Light Etch Treatment) 공정을 수행하는 단계; 상기 트렌치 내에 산화막을 매립시키는 단계; 및 상기 패드질화막 및 패드산화막을 차례로 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 패드질화막을 식각하는 단계는 35∼45mT의 압력 및 650∼750W의 파워 범위에서 5∼15sccm의 CF4와 5∼15sccm의 CHF3 및 70∼80sccm의 Ar의 혼합 가스를 사용하여 15∼20초 동안 수행한다.
상기 식각된 패드질화막을 과도 식각하는 단계는 식각 가스로서 CF4와 CHF3 가스를 사용하여 수행하며, 이때, 상기 CF4 가스와 CHF3 가스의 혼합비율은 5∼9:1로 한다. 바람직하게, 상기 식각된 패드질화막을 과도 식각하는 단계는 압력을 15∼25mT, 파워 범위를 300∼500W로 하면서 CF4 가스의 유량을 5∼15sccm, CHF3 가스의 유량을 60∼80sccm, 그리고, Ar의 유량을 70∼80sccm으로 하여 15∼20초 동안 수행한다.
상기 기판을 식각하여 트렌치를 형성하는 단계는 식각 초기에 증가된 트렌치 상단 모서리 폭이 유지되도록 탑 라운드 스텝을 수행하며, 상기 탑 라운드 스텝은 소오스 파워 범위를 1200∼1400W, 바이어스 파워 범위를 225∼325W로 하면서 식각 가스로서 30∼50sccm의 HBr을 이용하여 5∼10초 동안 수행한다.
상기 LET 공정은 압력을 450∼550mT로 하고, 파워 범위를 550∼650W로 하면서 130∼170sccm의 CF4 가스와 300∼400sccm의 O2 가스를 사용하여 30∼40초 동안 수행한다.
본 발명에 따르면, 패드질화막의 과도 식각을 추가 수행하는 것을 통해 트렌치 상단 모서리 폭을 증가시킬 수 있으며, 아울러, 기판 트렌치 식각 후에 LET 공정을 추가 수행함으로써 트렌치 상단 모서리의 라운딩 정도를 향상시킴으로써 이상적인 소자분리 식각 프로파일을 구현하는 것을 통해 모트 깊이를 감소시킬 수 있음은 물론 CD 균일도를 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 이상적인 소자분리 식각 프로파일을 구현하기 위해 패드질화막의 과도 식각과 LET(Light Etch Treatment)를 추가로 수행한다.
즉, 본 발명은 패드질화막의 식각 후에 플라즈마 밀도 증가를 기존 식각챔버 주위에 배치시켰던 자석(magnetic)을 제거한 상태로 과도 식각을 추가 진행하며, 또한, 트렌치 상단 모서리의 라운딩 정도가 향상될 수 있도록 탑 라운딩 스텝(Top round step)과 더불어 첨점 제거를 위한 LET 공정을 추가로 진행한다.
자세하게, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 실리콘 기판(31) 상에 패드산화막(32)을 형성한 후, 상기 패드산화막(32) 상에 트렌치 식각시의 식각장벽 물질로서 패드질화막(33)을 증착한다. 그런다음, 상기 패드질화막(33) 상에 반사방지막(34)을 증착한 후, 상기 반사방지막(34) 상에 공지의 리소그라피 공정에 따라 감광막을 도포한 후, 이를 노광 및 현상해서 기판 필드 영역 상의 반사방지막 부분을 노출시키는 감광막 패턴(35)을 형성한다.
도 3b를 참조하면, 상기 감광막 패턴(35)을 식각 마스크로 이용해서 반사방지막(34)과 패드질화막(33)을 식각한다. 이때, 상기 반사방지막(34)의 식각은 대략 70mT의 압력 및 300W의 파워에서 50sccm의 CF4와 30sccm의 CHF3 및 7sccm의 O2의 혼합 가스를 사용하여 36초 동안 수행한다. 그리고, 상기 패드질화막(33)의 식각은 플라즈마 밀도 증가를 위해 기존 공정에서 식각챔버 주위의 배치시킨 자석을 제거한 상태로 35∼45mT의 압력 및 650∼750W의 파워에서 5∼15sccm의 CF4와 5∼15sccm의 CHF3 및 70∼80sccm의 Ar의 혼합 가스를 사용하여 15∼20초 동안 수행한다.
도 3c를 참조하면, 챔버 주위의 자석을 제거한 상태에서 연속해서 식각된 패드질화막(33)에 대한 과도 식각을 진행한다. 이때, 상기 패드질화막(33)의 과도 식각은 CF4 가스와 CHF3 가스의 혼합비율을 1:1에서 5∼9:1로 증가시켜 실리콘 스로프(Si slope)가 증가되도록 만든다. 예컨데, 상기 패드질화막(33)의 과도 식각은 압력을 15∼25mT로 하면서 파워범위를 300∼500W로 하고, 그리고, CF4 가스의 유량은 5∼15sccm, CHF3 가스의 유량은 60∼80sccm, Ar의 유량은 70∼80sccm 정도로 하여 15∼20초, 바람직하게 17초 동안 수행한다.
상기 과도 식각의 결과, 실리콘에 대한 선택비 증가를 통해 액티브 영역에 포함되지 않는 상단 모서리의 폭이 증가될 수 있게 된다. 또한, 자세하게 도시하지는 않았으나, 웨이퍼의 중심부 및 가장자리부 사이에서 CD 균일도를 얻을 수 있게 된다.
한편, 상기 과도 식각은 그 진행 시간의 조절을 통해 상단 모서리 폭을 조절할 수 있다. 예컨데, 과도 식각을 17초 정도 진행한 경우에는 상단 모서리의 폭을 120Å 정도 얻을 수 있으며, 과도 식각을 23초 정도 진행한 경우에는 1초에 10Å씩 증가되는 것에 의해 180Å 정도의 상단 모서리 폭을 얻을 수 있다.
도 3d를 참조하면, 감광막 패턴 및 반사방지막을 제거한 상태에서, 과도 식각을 포함한 패드질화막의 식각이 이루어진 기판 결과물에 대해 패드질화막(33)을 식각 마스크로 이용해서 노출된 기판 필드 영역을 소정 깊이만큼 식각하고, 이를 통해, 소정 깊이의 트렌치(35)를 형성한다. 이때, 상기 트렌치 식각시에는, 먼저, 탑 라운드 스텝(Top round step)을 진행하고, 그런다음, 기판 실리콘을 식각한다.
여기서, 상기 탑 라운드 스텝은 패드질화막 식각시에 발생된 실리콘 슬로프를 보호해주기 위한 것으로서, 소오스 파워 범위를 1200∼1400W, 바이어스 파워 범위를 225∼325W로 하면서 식각 가스로서 30∼50sccm의 HBr을 이용하여 5∼10초 동안 수행한다.
상기 실리콘 기판의 식각은 압력을 15∼25mT, 파워 범위를 1200∼1400W로, 그리고, 바이어스 파워 범위를 250∼300W로 하면서 35∼45sccm의 Cl2 가스를 사용하여 30∼40초 동안 수행한다.
도 3e를 참조하면, 기판 결과물에 대해 LET 공정을 수행하고, 이를 통해, 트렌치 상단 가장자리에서의 첨점을 제거한다. 이때, 상기 LET 공정은 CF4 가스와 O2 가스를 사용하여 수행하며, 상기 CF4 가스와 O2 가스의 유량은 각각 130∼170sccm 및 300∼400sccm 정도로 한다. 아울러, 상기 LET 공정은 압력을 450∼550mT로 하고, 그리고, 파워 범위를 550∼650W 정도로 하여 30∼40초 동안 수행한다.
상기 LET 공정의 결과, 트렌치 식각 프로파일은 상대적으로 넓은 상단 모서리 폭을 가지면서 충분히 라운딩진 최적의 프로파일을 얻게 된다.
이후, 도시하지는 않았으나, 상기 단계까지의 기판 결과물 대해 희생 산화 공정을 수행한 후, 트렌치 내에 산화막을 매립시키고, 그리고나서, 습식 식각 공정에 따라 패드질화막 및 패드산화막을 제거함으로써 본 발명에 따른 소자분리막을 형성한다.
전술한 바와 같은 본 발명의 소자분리막 형성방법에 따르면, 패드질화막의 과도 식각을 통해 액티브 영역에 포함되지 않는 트렌치 상단 모서리 폭을 증가시킴으로써 후속에서 실리콘 손실, 즉, 모트 깊이를 100Å 이내로 줄일 수 있으며, 아울러, 웨이퍼의 전 영역에 대해 균일도의 최적화를 이룰 수 있다.
도 4a 및 도 4b는 본 발명에 따른 웨이퍼 중심부 및 가장자리부에서의 트렌치 식각된 기판 결과물을 보여주는 사진으이다.
보여지는 바와 같이, 본 발명에 따라 트렌치 식각을 행하는 경우에는 액티브 영역에 포함되지 않는 트렌치 상단 모서리의 폭을 상대적으로 증가시킬 수 있게 되고, 이에 따라, 후속에서 모트 깊이를 줄일 수 있게 된다.
또한, 웨이퍼 중심부(도 4a) 및 가장자리부(도 4b)를 상호 비교할 때, 상단 모서리의 폭 및 깊이는 각각 110Å 및 70Å과 110Å 및 80Å 정도로 그 폭 및 깊이가 거의 유사하다. 따라서, CD 균일도를 확보할 수 있게 됨을 알 수 있다.
부가해서, 기판 트렌치 식각후에 LET 공정을 추가 수행하여 상단 모서리의 첨점을 제거해 줌으로써 탑 라운딩 정도를 향상시킬 수 있고, 그래서, 소자 특성을 더욱 향상시킬 수 있다.
이상에서와 같이, 본 발명은 패드질화막의 과도 식각 및 기판 트렌치 식각 후의 LET 공정을 추가로 진행함에 따라 상단 모서리 폭의 증가 및 라운딩을 통해 소자분리 식각 프로파일의 최적화를 이룰 수 있으며, 이에 따라, 모트 깊이를 줄일 수 있어 셀 문턱전압을 향상시킬 수 있음은 물론 웨이퍼의 전 영역에 대해 CD 균일도를 확보할 수 있고, 그래서, 소자분리막 자체는 물론 소자 특성 및 제조수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래의 문제점을 설명하기 위한 사진.
도 2a 및 도 2b는 종래 기술에 따른 웨이퍼 중심부 및 가장자리부에서의 트렌치 식각된 기판 결과물을 보여주는 사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 4a 및 도 4b는 본 발명에 따른 웨이퍼 중심부 및 가장자리부에서의 트렌치 식각된 기판 결과물을 보여주는 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 패드질화막 34 : 반사방지막
35 : 감광막 패턴 36 : 트렌치
40: 소자분리막

Claims (9)

  1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 상에 반사방지막과 기판 필드 영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용해서 패드산화막이 노출되도록 반사방지막과 패드질화막을 식각하는 단계;
    상기 식각된 패드질화막을 트렌치 상단 모서리의 폭이 증가되도록 과도 식각하는 단계;
    상기 감광막 패턴과 반사방지막을 제거하는 단계;
    상기 증가된 트렌치 상단 모서리 폭이 유지되도록 하는 조건으로 과도 식각된 패드질화막을 식각 마스크로 이용해서 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 상단 모서리 첨점이 제거되도록 기판 결과물에 대해 LET(Light Etch Treatment) 공정을 수행하는 단계;
    상기 트렌치 내에 산화막을 매립시키는 단계; 및
    상기 패드질화막 및 패드산화막을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드질화막을 식각하는 단계는 35∼45mT의 압력 및 650∼750W의 파워 범위에서 5∼15sccm의 CF4와 5∼15sccm의 CHF3 및 70∼80sccm의 Ar의 혼합 가스를 사용하여 15∼20초 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 식각된 패드질화막을 과도 식각하는 단계는 식각 가스로서 CF4와 CHF3 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 CF4 가스와 CHF3 가스의 혼합비율은 5∼9:1로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 식각된 패드질화막을 과도 식각하는 단계는 압력을 15∼25mT, 파워범위를 300∼500W로 하면서 CF4 가스의 유량을 5∼15sccm, CHF3 가스의 유량을 60∼80sccm, 그리고, Ar의 유량을 70∼80sccm으로 하여 15∼20초 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 트렌치 상단 모서리 폭의 증가는 과도 식각 시간으로 조절하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 기판을 식각하여 트렌치를 형성하는 단계는, 식각 초기에 증가된 트렌치 상단 모서리 폭이 유지되도록 탑 라운드 스텝을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 7 항에 있어서, 상기 탑 라운드 스텝은 소오스 파워 범위를 1200∼1400W, 바이어스 파워 범위를 225∼325W로 하면서 식각 가스로서 30∼50sccm의 HBr을 이용하여 5∼10초 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서, 상기 LET 공정은 압력을 450∼550mT로 하고, 파워 범위를 550∼650W로 하면서 130∼170sccm의 CF4 가스와 300∼400sccm의 O2 가스를 사용하여 30∼40초 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
KR10-2003-0042779A 2003-06-27 2003-06-27 반도체 소자의 소자분리막 형성방법 KR100480919B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0042779A KR100480919B1 (ko) 2003-06-27 2003-06-27 반도체 소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0042779A KR100480919B1 (ko) 2003-06-27 2003-06-27 반도체 소자의 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20050001205A KR20050001205A (ko) 2005-01-06
KR100480919B1 true KR100480919B1 (ko) 2005-04-07

Family

ID=37217045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0042779A KR100480919B1 (ko) 2003-06-27 2003-06-27 반도체 소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100480919B1 (ko)

Also Published As

Publication number Publication date
KR20050001205A (ko) 2005-01-06

Similar Documents

Publication Publication Date Title
KR100316221B1 (ko) 얕은트렌치격리신기술
KR100238244B1 (ko) 트랜치 소자분리방법
KR100672754B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
US6071793A (en) Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect
KR100480919B1 (ko) 반도체 소자의 소자분리막 형성방법
US6281093B1 (en) Method to reduce trench cone formation in the fabrication of shallow trench isolations
KR100503746B1 (ko) 반도체 소자의 제조방법
KR20020053565A (ko) 반도체 소자의 소자분리막 형성방법
KR100979233B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20050011488A (ko) 반도체 소자의 소자분리막 형성방법
JP2005033165A (ja) 半導体素子のトレンチ形成方法
KR20040036751A (ko) 반도체 소자의 격리 방법
KR100967673B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100557960B1 (ko) 반도체 장치의 소자 분리막 형성 방법
KR100894791B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100632053B1 (ko) 반도체 장치의 소자 분리막의 제조 방법
KR100480896B1 (ko) 반도체소자의 소자분리막 형성방법
KR100528448B1 (ko) 반도체 소자의 트렌치 소자분리 방법
KR20020010806A (ko) 반도체소자의 소자분리막 형성 방법
KR20060079608A (ko) 반도체 소자의 제조 방법
KR100632631B1 (ko) 반도체 소자의 트렌치 형성방법
KR100511917B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100612560B1 (ko) 반도체 소자의 제조방법
KR100492629B1 (ko) 반도체 소자의 제조방법
KR20030055794A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee