JP2005033165A - 半導体素子のトレンチ形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 86
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 150000002500 ions Chemical class 0.000 claims abstract description 18
- 230000007547 defect Effects 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 6
- 229910052734 helium Inorganic materials 0.000 claims description 5
- 230000000737 periodic effect Effects 0.000 claims description 5
- 230000001965 increasing effect Effects 0.000 claims description 4
- 229910052724 xenon Inorganic materials 0.000 claims description 4
- 229910052743 krypton Inorganic materials 0.000 claims 2
- 229910052754 neon Inorganic materials 0.000 claims 2
- 230000000694 effects Effects 0.000 abstract description 6
- 150000004767 nitrides Chemical class 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- Engineering & Computer Science (AREA)
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Abstract
【課題】トレンチを形成するためのエッチング工程の際に発生するマイクロトレンチ及びマイクロローディング効果を制御する半導体素子のトレンチ形成方法を提供する。
【解決手段】半導体基板上に第１及び第２パッド膜を蒸着する段階と、前記第１及び第２パッド膜をパターニングして前記半導体基板を露出させる段階と、露出される前記半導体基板にイオン注入工程を行って、前記イオン注入工程によってイオンが注入された前記半導体基板の領域に格子欠陥を誘発させる段階と、トレンチエッチングマスクを用いたエッチング工程を行って、前記段階で格子欠陥が誘発された前記半導体基板の領域を、格子欠陥が誘発されていない地域より速くエッチングしてトレンチを形成する段階とを含む。
【選択図】図６
【解決手段】半導体基板上に第１及び第２パッド膜を蒸着する段階と、前記第１及び第２パッド膜をパターニングして前記半導体基板を露出させる段階と、露出される前記半導体基板にイオン注入工程を行って、前記イオン注入工程によってイオンが注入された前記半導体基板の領域に格子欠陥を誘発させる段階と、トレンチエッチングマスクを用いたエッチング工程を行って、前記段階で格子欠陥が誘発された前記半導体基板の領域を、格子欠陥が誘発されていない地域より速くエッチングしてトレンチを形成する段階とを含む。
【選択図】図６
Description
本発明は、半導体素子のトレンチ形成方法に係り、特に、トレンチを形成するためのエッチング工程の際に発生するマイクロトレンチ(micro trench)及びマイクロローディング効果(micro loading effect)を制御することが可能な半導体素子のトレンチ形成方法に関する。
最近、半導体素子が段々高集積化及び高性能化されるにつれて、半導体素子の製造技術も高集積化が要求されている。ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のゲートの線幅縮小技術及び素子の分離技術が半導体素子の高集積化に最も密接に連関している。素子の分離技術としては主にＲ−ＬＯＣＯＳ(Recessed-Local Oxidation of Silicon)技術が多く用いられている。ところが、０.２５μｍ以下級からは殆ど全ての素子にトレンチ形成技術が利用されている。
現在のトレンチ形成技術を用いた素子分離技術は、シリコン基板をドライエッチングする際、マイクロトレンチが主に突然発生する。そして、その周辺の格子欠陥による応力場によって素子に電圧を印加し電流を流す場合、漏洩電流(leakage current)などが発生することにより素子の信頼性に致命的な損傷を与える。さらに、マイクロローディング効果によってスペース別トレンチの深さが異なる。シリコン基板上にパッド酸化膜（例えば、３０Å〜２００Å）とパッド窒化膜（例えば、５００Å〜２０００Å）を蒸着し、フォトレジストパターン（例えば、５０００Å〜１２０００Å）を形成する。その後、前記フォトレジストパターンをエッチングマスクとして用いたドライエッチング工程を行う際、トレンチの密度差によってエッチング速度の差異が誘発され、これによりトレンチが稠密に形成された地域（以下、「稠密地域」という）とトレンチが広く形成された地域（以下、「広い地域」という）との間においてトレンチの深さが異なる。例えば、トレンチの深さが２０００Åの場合は、エッチング装置の性能及び状態に応じてエッチング深さが１７００Å〜２３００Å程度に変動を起こすことができる。このような現象はウェーハの部位別又はウェーハ別に素子分離の特性差を誘発させることができる。
このような現象が発生する主な理由は、エッチング工程の際に生成されるエッチング副産物が抜け出るべき高さがあまり高く、イオンとラジカルがエッチングされる表面まで至るのに妨害を受けて稠密な部分と広い部分間のエッチング速度の差を誘発する主な原因になるためである。これは今後０.１３μｍ以下級の高性能半導体素子の場合にはその影響が非常に激しい。このようなエッチング速度の差によるエッチング深さの差は、結局稠密な部分と広い部分のパンチスルー(punch through)、しきい値電圧(threshold voltage)、チャネル電圧(channel voltage)など素子分離時の酸化膜の電気的特性に差異をもたらす。
したがって、本発明の目的は、トレンチを形成するためのエッチング工程の際に発生するマイクロトレンチ及びマイクロローディング効果を制御する半導体素子のトレンチ形成方法を提供することにある。
上記目的を達成するために、本発明の好適な一実施例の一側面は、半導体基板上に第１及び第２パッド膜を蒸着する段階と、前記第１及び第２パッド膜をパターニングして前記半導体基板を露出させる段階と、露出される前記半導体基板にイオン注入工程を行って、前記イオン注入工程によってイオンが注入された前記半導体基板の領域に格子欠陥を誘発させる段階と、トレンチエッチングマスクを用いたエッチング工程を行って、前記段階で格子欠陥が誘発された前記半導体基板の領域を、格子欠陥が誘発されていない地域より速くエッチングしてトレンチを形成する段階とを含む、半導体素子のトレンチ形成方法を提供する。
また、本発明の好適な実施例の他の側面によれば、半導体基板上に第１及び第２パッド膜を蒸着する段階と、前記第１及び第２パッド膜をパターニングする段階と、パターニングされる前記第１及び第２パッド膜の内側壁にスペーサーを形成する段階と、前記スペーサーの間を介して露出される前記半導体基板に第１イオン注入工程を行う段階と、エッチング工程を行って前記スペーサーの厚さを減少させ、後続の工程によって形成されるべきトレンチの線幅を増加させる段階と、前記半導体基板に第２イオン注入工程を行う段階と、前記第１及び第２イオン注入工程によって格子欠陥が誘発された前記半導体基板の領域をエッチングしてトレンチを形成する段階とを含む、半導体素子のトレンチ形成方法を提供する。
本発明によれば、トレンチが形成される前に、前記トレンチが形成されるべき半導体基板の領域に対してイオン注入工程を行って前記領域に格子欠陥を誘発させることにより、後続のトレンチ形成工程の際に前記領域におけるエッチング速度を速くし、これによりパターンの縁部に発生するマイクロトレンチを抑制すると同時に、パターンのサイズ別に発生するマイクロローディング効果も抑制することができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明は、これらの実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は発明の開示を完全にし、本当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
図１〜図６は本発明の好適な実施例に係る半導体素子のトレンチ形成方法を説明するために示した断面図である。ここで、図１〜図６に示した参照符号のうち互いに同一の参照符号は同一の機能をする同一の構成要素を示す。
図１を参照すると、まず、前処理洗浄(pre-cleaning)工程によって洗浄された半導体基板１０が提供される。この際、前処理洗浄工程はＤＨＦ(Diluted HF)で洗浄した後ＳＣ−１(ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ)溶液で洗浄し、或いはＢＯＥ(Buffer Oxide Etchant)溶液で洗浄した後ＳＣ−１で洗浄する。
上述したように、前処理洗浄工程によって洗浄された半導体基板１０上にはパッド酸化膜１２を蒸着する。この際、パッド酸化膜１２は、半導体基板１０の上部表面の結晶欠陥又は表面処理のために、温度７５０℃〜８００℃の範囲でドライまたはウェット酸化方式で酸化工程を行って３０Å〜５００Åの厚さに形成することが好ましい。その後、前記パッド酸化膜１２の上部にはパッド窒化膜１４を蒸着する。この際、パッド窒化膜１４は窒化膜または窒酸化膜で形成することができる。また、パッド窒化膜１４は後続のトレンチ２４（図６参照）に埋め込まれる素子分離膜用ＨＤＰ(High Density Plasma)酸化膜（図示せず）の高さを考慮して５００Å〜３０００Åの厚さに蒸着することが好ましい。その後、前記パッド窒化膜１４の上部にはキャッピング層１６を蒸着する。この際、キャッピング層１６は酸化膜で形成し、３００Å〜２０００Åの厚さに蒸着することが好ましい。
前記キャッピング層１６まで蒸着した後、全体構造の上部にはフォトレジスト（図示せず）を塗布した後、フォトマスクを用いた露光工程及び現像工程を行ってフォトレジストパターン１８を形成する。その後、前記フォトレジストパターン１８をエッチングマスクとして用いたエッチング工程を行ってキャッピング層１６、パッド窒化膜１４及びパッド酸化膜１２を全てパターニングし、或いはパッド酸化膜１２が一定の厚さに残留するようにパターニングすることができる。パッド酸化膜１２を一定の厚さに残留させる理由は、前記エッチング工程によって半導体基板１０の上部が損傷されることを防止するためである。ここで、前記パッド酸化膜１２が一定の厚さに残留する場合、残留するパッド酸化膜１２は後続のスペーサー２０（図２参照）形成工程の際に完全にパターニングされる。この際、前記エッチング工程は、ドライエッチング方式であって、ＣxＨyＦz(ｘ、ｙ、ｚは０または自然数)ガスを主エッチングガスとして用い、ＳＦ6、Ｃｌ2、Ｎ2、Ｏ2、ＨＢｒ、Ａｒ及びＨｅのいずれか一つを添加ガスとして用いる。その後、前記フォトレジストパターン１８はストリップ(strip)工程によって除去する。
図２を参照すると、図１でパターニングされたパッド酸化膜１２、パッド窒化膜１４及びキャッピング層１６の内側壁にはスペーサー２０を形成する。スペーサー２０は酸化膜系列の物質を全体構造の上部に蒸着した後、エッチング工程によって形成する。この際、前記スペーサー２０は１００Å〜１０００Åの厚さに形成することが好ましい。前記エッチング工程は図１でのエッチング工程と同一の方法によって行うことができ、その他にも、エッチングマスクなしでブランケット(blanket)またはエッチバック(etch back)方式で行うことができる。
図３を参照すると、図２でスペーサー２０が形成された後、１次的にイオン注入工程（以下、「第１イオン注入工程」という）を行う。前記第１イオン注入工程は図２で露出される半導体基板１０に対してＡｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅなどの周期律表の不活性気体族を用いて行う。この際、第１イオン注入工程は、１.０Ｅ１０ｉｏｎｓ／ｃｍ2〜１.０Ｅ１８ｉｏｎｓ／ｃｍ2のイオンドーズ量と３ＫｅＶ〜６０ＫｅＶのイオン注入エネルギーで行い、注入されたイオンが半導体基板１０内で１０００Å〜４０００Å程度の飛程距離で分布できるように行う。図示した「２２ａ」は第１イオン注入工程によって注入されたイオンの分布を示す。
図４を参照すると、図３で第１イオン注入工程が完了した後、線幅を広めるためのエッチング工程を行う。前記エッチング工程はスペーサー２０に対して行い、ウェットまたはドライエッチング方式で行うことができる。この際、前記ウェットエッチング方式はＨＦまたはＢＯＥのようにフッ素を含んだウェット溶液で行う。前記ドライエッチング方式は図２で説明したエッチング工程と同一の方法で行う。前記エッチング工程によって、前記スペーサー２０は５０Å〜９５０Å程度にエッチングする。これにより、エッチングされた厚さだけ線幅が広くなる。
図５を参照すると、２次的にイオン注入工程（以下、「第２イオン注入工程」という）を行う。前記第２イオン注入工程は前記第１イオン注入工程と同様にＡｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅなどのような周期律表の不活性気体族を用いて行う。この際、第２イオン注入工程１.０Ｅ１０ｉｏｎｓ／ｃｍ2〜１.０Ｅ１８ｉｏｎｓ／ｃｍ2のイオンドーズ量と３ＫｅＶ〜５５ＫｅＶのイオン注入エネルギーで行い、注入されたイオンが半導体基板１０内で３００Å〜３０００Å程度の飛程距離で分布できるように行う。図示した「２２ｂ」は第１及び第２イオン注入工程によって注入されたイオンの分布を示す。
図６を参照すると、図５で第２イオン注入工程が完了した後、エッチング工程によってトレンチ２４を形成する。この際、前記エッチング工程は、ドライエッチング方式であって、Ｃｌ2、ＢＣｌ3、ＳＦ6など周期律表のラジカル族の元素が含まれたガスを主エッチングガスとして用い、Ａｒ、Ｏ2、Ｎ2、Ｈｅなどのガスを添加ガスとして用いる。
前述したように、図３及び図５で２次にわたったイオン注入工程を行う理由は、トレンチ２４が形成されるべき半導体基板１０の中央部に格子欠陥を誘発させるためである。これにより、後続のトレンチ形成工程の際に縁部（すなわち、格子欠陥が誘発されていない地域）に比べて中央部（すなわち、格子欠陥が誘発された地域）におけるエッチング速度を速くするためである。したがって、トレンチパターンの縁部に発生するマイクロトレンチを抑制し、同時にトレンチパターンのサイズ別に発生するマイクロローディング効果も抑制することができる。
上述した本発明の技術的思想は好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、制限するものではない。本発明の技術的思想の範囲から逸脱することなく変形または変更可能なのは、当該分野で通常の知識を有する者には明らかなことである。
１０ 半導体基板
１２ パッド酸化膜
１４ パッド窒化膜
１６ キャッピング層
１８ フォトレジストパターン
２０ スペーサー
２４ トレンチ
１２ パッド酸化膜
１４ パッド窒化膜
１６ キャッピング層
１８ フォトレジストパターン
２０ スペーサー
２４ トレンチ
Claims (11)
- （ａ）半導体基板上に第１及び第２パッド膜を蒸着する段階と、
（ｂ）前記第１及び第２パッド膜をパターニングして前記半導体基板を露出させる段階と、
（ｃ）露出される前記半導体基板にイオン注入工程を行って、前記イオン注入工程によってイオンが注入された前記半導体基板の領域に格子欠陥を誘発させる段階と、
（ｄ）トレンチエッチングマスクを用いたエッチング工程を行って、前記（ｃ）段階で格子欠陥が誘発された前記半導体基板の領域を、格子欠陥が誘発されていない地域より速くエッチングしてトレンチを形成する段階とを含む半導体素子のトレンチ形成方法。 - 前記イオン注入工程は周期律表の不活性気体を用いることを特徴とする請求項１記載の半導体素子のトレンチ形成方法。
- 前記不活性気体はＨe、Ｎｅ、Ａｒ、Ｋｒ及びＸｅのいずれか一つであることを特徴とする請求項２記載の半導体素子のトレンチ形成方法。
- （ａ）半導体基板上に第１及び第２パッド膜を蒸着する段階と、
（ｂ）前記第１及び第２パッド膜をパターニングする段階と、
（ｃ）パターニングされる前記第１及び第２パッド膜の内側壁にスペーサーを形成する段階と、
（ｄ）前記スペーサーの間を介して露出される前記半導体基板に第１イオン注入工程を行う段階と、
（ｅ）エッチング工程を行って前記スペーサーの厚さを減少させ、後続の工程によって形成されるべきトレンチの線幅を増加させる段階と、
（ｆ）前記半導体基板に第２イオン注入工程を行う段階と、
（ｇ）前記第１及び第２イオン注入工程によって格子欠陥が誘発された前記半導体基板の領域をエッチングしてトレンチを形成する段階とを含む半導体素子のトレンチ形成方法。 - 前記第１及び第２イオン注入工程は周期律表の不活性気体を用いることを特徴とする請求項４記載の半導体素子のトレンチ形成方法。
- 前記不活性気体はＨe、Ｎｅ、Ａｒ、Ｋｒ及びＸｅのいずれか一つであることを特徴とする請求項５記載の半導体素子のトレンチ形成方法。
- 前記第１イオン注入工程は１.０Ｅ１０ｉｏｎｓ／ｃｍ2〜１.０Ｅ１８ｉｏｎｓ／ｃｍ2のイオンドーズ量と３ＫｅＶ〜６０ＫｅＶのイオン注入エネルギーで行うことを特徴とする請求項４記載の半導体素子のトレンチ形成方法。
- 前記（ｄ）段階で前記第１イオン注入工程によって注入されたイオンは前記半導体基板内で１０００Å〜４０００Å程度の飛程距離で分布することを特徴とする請求項４記載の半導体素子のトレンチ形成方法。
- 前記第２イオン注入工程は１.０Ｅ１０ｉｏｎｓ／ｃｍ2〜１.０Ｅ１８ｉｏｎｓ／ｃｍ2のイオンドーズ量と３ＫｅＶ〜５５ＫｅＶのイオン注入エネルギーで行うことを特徴とする請求項４記載の半導体素子のトレンチ形成方法。
- 前記（ｆ）段階で前記第２イオン注入工程によって注入されたイオンは前記半導体基板内で３００Å〜３０００Å程度の飛程距離で分布することを特徴とする請求項４記載の半導体素子のトレンチ形成方法。
- 前記（ａ）段階で前記第２パッド膜の上部に酸化膜を蒸着する段階をさらに含むことを特徴とする請求項４記載の半導体素子のトレンチ形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2003-47630 | 2003-07-12 | ||
| KR10-2003-0047630A KR100525925B1 (ko) | 2003-07-12 | 2003-07-12 | 반도체 소자의 트렌치 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005033165A true JP2005033165A (ja) | 2005-02-03 |
| JP4699691B2 JP4699691B2 (ja) | 2011-06-15 |
Family
ID=33563015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003424484A Expired - Fee Related JP4699691B2 (ja) | 2003-07-12 | 2003-12-22 | 半導体素子のトレンチ形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6924217B2 (ja) |
| JP (1) | JP4699691B2 (ja) |
| KR (1) | KR100525925B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1557875A1 (en) * | 2003-12-29 | 2005-07-27 | STMicroelectronics S.r.l. | Process for forming tapered trenches in a dielectric material |
| KR100831260B1 (ko) * | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 트렌치 소자 격리막에서 모서리 라운딩부를 형성하는 방법 |
| KR20120073727A (ko) * | 2010-12-27 | 2012-07-05 | 삼성전자주식회사 | 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템 |
| US8993451B2 (en) * | 2011-04-15 | 2015-03-31 | Freescale Semiconductor, Inc. | Etching trenches in a substrate |
| CN111627802B (zh) * | 2019-02-27 | 2023-08-25 | 无锡华润微电子有限公司 | 一种碳化硅器件制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0590401A (ja) * | 1991-04-15 | 1993-04-09 | Gold Star Electron Co Ltd | 半導体装置及びその製造方法 |
| JPH07211893A (ja) * | 1994-01-13 | 1995-08-11 | Sony Corp | 電界効果トランジスタとその製法 |
| JPH10135321A (ja) * | 1996-10-25 | 1998-05-22 | Lg Semicon Co Ltd | 半導体素子隔離領域の形成方法 |
| JP2001053138A (ja) * | 1999-08-10 | 2001-02-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454951B2 (ja) * | 1994-12-12 | 2003-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5662768A (en) * | 1995-09-21 | 1997-09-02 | Lsi Logic Corporation | High surface area trenches for an integrated ciruit device |
| US6281093B1 (en) * | 2000-07-19 | 2001-08-28 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce trench cone formation in the fabrication of shallow trench isolations |
-
2003
- 2003-07-12 KR KR10-2003-0047630A patent/KR100525925B1/ko active IP Right Grant
- 2003-12-10 US US10/731,144 patent/US6924217B2/en not_active Expired - Lifetime
- 2003-12-22 JP JP2003424484A patent/JP4699691B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0372652A (ja) * | 1990-07-31 | 1991-03-27 | Toshiba Corp | 半導体装置の製造方法 |
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| JP2001053138A (ja) * | 1999-08-10 | 2001-02-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050009264A1 (en) | 2005-01-13 |
| KR20050007984A (ko) | 2005-01-21 |
| KR100525925B1 (ko) | 2005-11-02 |
| JP4699691B2 (ja) | 2011-06-15 |
| US6924217B2 (en) | 2005-08-02 |
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Legal Events
| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060809 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061023 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100415 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110303 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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